• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2004.07b
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• pp.586-589
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• 2004

Ni 내부전극을 적용한 X7R의 온도특성을 가지는 고압용 적층 칩 캐패시터를 설계, 제작하였으며 제작된 캐패시터 신뢰성을 검토하였다. 고압용 캐패시터 설계시 절연파괴전압과 유전체 두께간의 최적의 두께가 있음을 볼 수 있으며 그린시트 두께 24 um의 경우 weibull 계수는 13.38, 단위 절연파괴전압은 70 [V/um]을 얻을 수 있었다. X7R 3216, 100 [nF] 정격전압 250[V] 캐패시터를 설계하여 절연파괴전압은 최고 1.29 [KV]인 고압용 칩 캐패시터를 제작하였다. 적층 칩 캐패시터 절연파괴 모드는 유전체 층간의 절연파괴와 더불어 내부전극과 외부 전극 또는 세라믹 소체와의 절연파괴 모드가 나타남을 볼 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.1281-1284
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• 2002

본 논문은 인터넷을 이용한 음성통신 서비스를 제공하기 위해 사용되는 VoIP 시스템 칩 설계 및 기능 검증을 위한 보드 개발에 관한 것이다. 구성이 간단한 시스템을 구현하기 위하여 32 비트 RISC 프로세서인 ARM922T 프로세서 코어를 중심으로 IP 망 접속 기능, 톤 발생 및 음성신호 접속기능과 다양한 사용자 정합 기능을 가지는 VoIP 시스템 칩을 설계하고, 이 칩의 기능을 검증하기 위하여 시험 프로그램 및 통신 프로토콜을 개발하였으며, 각종 설계 및 시뮬레이션 툴을 사용하고 ARM922T와 FPGA가 결합된 Excalibur를 사용한 시험용 보드를 개발하여 시험하였다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.821-824
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• 2001

본 논문에서는 TMS320C6701 을 이용하여 방대한 양의 데이터를 실시간으로 처리할 수 있는 병렬 DSP 시스템을 설계 및 구현한 것에 대하여 나타내었다. 이 병렬 DSP 시스템은 DSP 칩간의 통신과 보드간의 통신이 가능하며, DSP칩이 마스터가 되어 EMIF(External Memory Interface)포트를 통해 다른 DSP 칩의 지역메모리를 엑세스 할 수 있으며, 또한 외부의 호스트 프로세서가 보드 내의 DSP 칩에 프로그램을 다운로딩 할 수 있도록 설계하였다. DSP 칩에 의해 처리된 신호는 PCI 버스를 통하여 호스트로 전송되며, DSP 칩에서 DSP 칩 또는 지역메모리와의 통신은 지역버스를 통해 직접적으로 이루어진다. 병렬 DSP 시스템을 통하여 고속의 병렬신호처리를 수행 할 수 있다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.05a
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• pp.17-20
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• 2000

본 논문에서는 간단한 비선형 시냅스 회로를 이용하여 온 칩 학습기능을 포함한 모듈 칩을 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하여 구현하였으며, 제안된 회로는 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 구현된 모듈 칩은 온 칩 학습기능을 가진 확장 가능한 신경회로망 칩으로 대규모의 FNNs(feedforwad neural networks) 구현에 매우 적합하리라 예상된다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.5
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• pp.999-1008
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• 2012

Unlike the existing CMOS chip, ISB (Intelligent Silicon Bead) is new concept biochip equipped with optical communication and memory function. It uses the light for power of SoC CMOS and interface with external devices therefore it is possible to miniaturize a chip size and lower the cost. This paper introduces an input protocol and a design of the low power and the low area to transfer the power and the signal through a single optical signal applied from external reader device to bead chip at the same time. It is also verified through simulation and measurement. In addition, low-power PROM is designed for recording and storing ID of a chip and it is successful in obtaining the value of output according to the optical input. Through this study, a new type biochip development can be expected by solving high cost and a limit of miniaturizing a chip area problem of an existing RFID.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.60-62
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• 1999

미세 회로 기술의 발전은 단일 칩에 집적될 수 있는 트랜지스터의 수를 지속적으로 증가시키고 있으며 이에 따라 설계의 복잡도 역시 크게 증가하고 있다. 이러한 설계 복잡도의 증가는 여러 기능 블록이 IP(Intellectual Property) 형태로 독립적으로 설계되어서 이들의 조합으로 새로운 시스템을 구성하는 시스템 온 칩(System On a Chi)과 같은 새로운 시스템 설계 방법에 대한 요구를 증가시키고 있다.[1]. 이런 시스템 온 칩에 사용될 메모리 시스템 역시 기존의 표준화된 메인 메모리 이 외에 각각의 다양한 응용에 적합한 맞춤형(Application Specific Standard Products) 내장 메모리 시스템 구조에 대한 필요성이 대두되고 있다. 이와 같이 특정 응용에 적합한 메모리 시스템을 설계할 수 있는 기본 정보를 제공해 주는 것이 필수적이다. 또한 이러한 정보에 따라 설계된 메모리 시스템에 대한 성능 평가할 환경도 함께 요구된다. 본 연구에서는 다양한 응용의 메모리 참조 특성을 분석하고 특성화하기 위하여 캐쉬 파라메터의 변화에 따른 캐쉬 접근 실패의 분포, 메모리 접근 영역의 분포, 참조 사이에 있는 유일한 참조의 수의 분포 등 다양한 정보를 제공해 주는 환경을 구축하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.4
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• pp.203-211
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• 2013

UHF RFID tag designers usually ndde the chip impedance and read power sensitivity value obtained when a tag chip is mounted on a chip pad. The chip impedance, however, is not able to be supplied by chip manufacturer, since the chip impedance is varied according to tag designs and fabrication processes. Instead, the chip makers mostly supply the chip impedances measured on the bare dies. This study proposes a chip impedance and read power sensitivity evaluation method which requires a few simple auxiliary and some RF measuring equipment. As it is impractical to measure the chip impedance directly at mounted chip terminals, some form test fixture is employed and the effect of the fixture is modeled and de-embeded to determine the chip impedance and the read power sensitivity. Validity and accuracy of the proposed de-embed method are examined by using commercial RFID tag chips as well as a capacitor and a resistor the value of which are known.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.10b
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• pp.1463-1466
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• 2001

본 논문은 ISDN 통신망에서 멀티미디어 통신 서비스를 제공하기 위해 단말에 사용되는 ISDN 시스템 칩 설계 및 단말 구현에 관한 것이다. 저가의 통신 단말을 구현하기 위하여 32 비트 RISC 프로세서인 ARM7 프로세서 코어를 중심으로 ISDNS S/T 인터페이스를 통한 통신망 접속 기능, 톤 발생 및 음성 코덱 기능, TDM 버스 정합 기능, PC 정합 기능을 가지는 ISDN 시스템 칩을 설계 및 개발하였고, 이 칩을 시험하기 위한 시험 프로그램 및 통신 단말 소프트웨어를 개발하였으며, 응용단말을 구현하여 자체 기능 시험 및 실제 망 접속 시험을 통하여 기능을 검증하였다.

• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.3111-3113
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• 1999

임베디드 메모리로직에 적용되는 매크로셀을 지니고 전류형태의 저장방법을 적용한 캐시를 통한 임베디드 메모리칩의 설계의 일환으로 0.25마이크로 공정으로 설계되었으며 멀티미디어 칩에 사용되는 메모리 코아는 캐시를 지니고 있음으로 칩의 밴드위스를 높이고 칩의 어드레스 억세스시간(10nS)을 빠르게 할 수 있었으며 이를 위한 내부공급전압은 2.0V이다. 본 논문의 아키텍쳐에서는 기존 메모리 소자의 전송형태를 전류형 전송수단을 이용하여 매크로 셀의 데이터를 캐시에 저장하고, 이를 전류형태의 메인 데이터증폭회로를 통하여 전송하게된다. 이를 이루기 위한 칩의 아키텍척로 비트라인과 캐시의 연결회로를 추가한 구조를 제안하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.05a
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• pp.88-93
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• 2003

IC 패키지 기술중 Underfilling 은 칩과 기판사이에 Encapsulant의 표면장력을 이용하여 주입하고 경화시킴으로써 전기적 기계적 보강력을 제공하는 기술로서 시스템 칩의 발전과 함께 차세대 패키징 기술중의 하나이다. 본 연구에서는 기존의 Underfilling 공정을 개선하여 충전시간을 획기적으로 줄일 수 있는 가압식 Underfilling 공정을 이용하여 차세대 반도체 패키징에 적용할 수 있는 가능성을 파악하였다. 이를 위하여 칩과 기판사이에 주입되고 경화되는 Encapsulant의 유동특성을 파악하였다. 가압식 Underfilling기술은 아직까지 상용화되지 않은 미래기술로써 효율적인 몰드 설계를 위하여 Encapsulant 종류에 따라 Gate 위치, Bump Pattern 및 개수, 칩과 기판 사이의 거리, Side Region에 따른 유동특성등의 파악이 중요하다. 본 연구에서는 $DEXTER^{TM}(US)$의 Encapsulant FP4511 을 사용하여 Cavity 내에 Void 를 없앨 수 있는 주입조건을 찾아내고 Underfilling 시간을 감소시킬 수 있는 모사를 진행하였다.