• EDISON SW 활용 경진대회 논문집
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• 제3회(2014년)
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• pp.450-453
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• 2014

쇼트키 장벽 모스펫(Schottky barrier MOSFETs : SB-MOSFETs)은 SB높이(${\Phi}_B$)에 매우 민감하다. 그래서 ${\Phi}_B$를 줄이는 공정 방법에 대한 연구가 활발히 진행 중이다. 이러한 ${\Phi}_B$를 측정할 때, SB-MOSFETs에서가 아닌 SB 다이오드에서 측정이 이뤄지고 있다. 본 논문에서는 ${\Phi}_B$를 SB-MOSFETs에서 측정 할 수 있는 방법을 제안하고 전산모사를 통하여 채널의 길이와 두께, Overlap / Underlap 구조, 온도 등에 대한 의존성을 살펴 보았다. 그 결과 채널의 길이와 두께, Overlap / Underlap 구조에 따른 의존성은 없는 것으로 확인되었다. 하지만 20nm 이하의 채널의 소자에 대해서는 소스/드레인간 터널링 전류로 인해 정확한 ${\Phi}_B$ 측정이 불가능하였다. 그리고 저온에서 측정할 때 정확도가 높아짐을 확인하였다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.799-804
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

• 대한전자공학회논문지
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• 제26권6호
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• pp.38-47
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• 1989

헴트(HEMT) 소자의 순수 해석적 DC모델이 2차원 전하제어 시뮬레이션 결과[4]에 기초하여 제작되었다. 이 모델에서는 2-DEG 채널의 전자 운송 역학에 확산 효과를 추가하였다. 이 확산효과는 기존 1차원 DC모델에서 사용하는 전자 이동도 및 문턱전압을 증가시키는 효과를 가졌음을 보였다. 또한 2-DEG 농도분포함수를 piecewise 선형화하여 HEMT 소자의 subthreshold 특성의 해석적 모델을 추가하였고, 따라서 2-DEG의 채널 두께 및 게이트 용량을 게이트 전압의 함수로 나타내었다. I-V curve의 전류포화영역에서의 기울기를 모델하는데는 gate 밑의 전자포화채널 지역에서의 전자채널두께와 채널길이 변조현상을 함께 고려하였다. Troffimenkoff형의 전장의존 전자이동도를 사용하여 I-V곡선의 포화현상을 모델하였다. 또한 기존 1차원 모델에서 감안되지 않은 2차원 효과가 실제 전류특성곡선에서 매우 중요한 역할을 하며, 이 효과가 효과적으로 1개의 보정상수f로 보상됨을 보였고, 물리적으로 이 상수가 채널 GCA 지역과 채널포화지역 사이에 형성되는 채널천이지역의 전자농도와 관계됨을 보였다.

• 대한전자공학회논문지
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• 제20권2호
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• pp.1-6
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• 1983

MOS 트랜지스터의 채널이 짧아짐에 따라 threshold 전압과 punchthrough 전압이 감소하는 현상을 실리콘 게이트 NMOS 기술로 제작한 소자로써 실험적으로 관찰하였다. 또한 게이트 산화막의 두께를 50nm와 70nm로 감소시키고 보론(boron)을 임플랜트한 소자를 제작하여 게이트 산화막의 두께와 서브스트레이트의 불순물의 농도가 threshold 전압과 Punchthrough 전압의 감소에 미치는 영향을 측정하였다. 또 채널의 길이가 3㎛인 소자에 대하여 hot-electron의 방출을 플로우팅 게이트 패준 방법에 의하여 측정하였으며 그 결과 채널의 길이가 3㎛까지는 hot-electron의 방출은 문제가 되진 않음을 관찰하였다.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.917-921
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• 2013

본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 항복전압의 변화를 분석하였다. DGMOSFET에 대한 단채널효과 중 낮은 항복전압은 소자동작에 저해가 되고 있다. 항복전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트 산화막 두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 항복전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 항복전압특성을 분석하였다. 분석결과 항복전압은 소자파라미터에 에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.145-145
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• 2008

갈륨-질화물(GaN) 기반의 고속전자이동도 트랜지스터(high electron mobility transistor, HEMT)는 최근 마이크로파 또는 밀리미터파 등의 차세대 고주파용 전력소자로 각광받고 있다. AlGaN/GaN HEMT는 이종접합구조(heterostructure) 로부터 발생하는 이차원 전자가스(two-dimensional electron gas, 2DEG) 채널을 이용하여 높은 전자 이동도, 높은 항복전압 및 우수한 고출력 특성을 얻는 것이 가능하다. AlGaN/GaN HEMT에서 ohmic 전극 부분과 채널이 형성되는 부분과의 거리에 의한 저항의 성분을 줄이고 전자의 터널링의 확률을 증가시키기 위해서 recess된 구조가 많이 사용되고 있다. 그러나 이 구조에서는 recess된 소스와 드레인에 의해 AlGaN층의 제거로 AlGaN층의 두께에 영향을 미치며 그에 따라 채널에 생성되는 전자의 농도를 변화시키게 된다. 본 논문에서는 소스와 드레인의 Trench 구조를 제안하였다. ohmic 전극 부분과 채널간의 거리의 감소로 특성을 향상시켜서 recess 구조의 장점이 유지된다. 그리고 recess되는 소스와 드레인 영역에서 AlGaN층을 전체적으로 제거하는 것이 아니고 Trench 즉 일부분만 제거하면서 AlGaN층의 두께의 변화에 따른 문제점도 줄일 수 있다. 따라서 이러한 전극 부분을 Trench구조화 시킨 AlGaN/GaN HEMT의 DC특성을 $ATLAS^{TM}$를 이용하여 전산모사하고 최적화된 구조를 제안하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.861-864
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• 2006

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱 스윙에 미치는 영향을 고찰하였다. 또한 채널도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중 게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.541-546
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• 2008

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션 값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱스윙에 미치는 영향을 고찰하였다. 또한 채널 도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.258-258
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• 2016

최근 디스플레이 산업의 발전에 따라 고성능 디스플레이가 요구되며, 디스플레이의 백플레인 (backplane) TFT (thin film transistor) 구동속도를 증가시키기 위한 연구가 활발히 진행되고 있다. 트랜지스터의 구동속도를 증가시키기 위해 높은 이동도는 중요한 요소 중 하나이다. 그러나, 기존 백플레인 TFT에 주로 사용된 amorphous silicon (a-Si)은 대면적화가 용이하며 가격이 저렴하지만, 이동도가 낮다는 (< $1cm2/V{\cdot}s$) 단점이 있다. 따라서 전기적 특성이 우수한 산화물 반도체가 기존의 a-Si의 대체 물질로써 각광받고 있다. 산화물 반도체는 비정질 상태임에도 불구하고 a-Si에 비해 이동도 (> $10cm2/V{\cdot}s$)가 높고, 가시광 영역에서 투명하며 저온에서 공정이 가능하다는 장점이 있다. 하지만, 차세대 디스플레이 백플레인에서는 더 높은 이동도 (> $30cm2/V{\cdot}s$)를 가지는 TFT가 요구된다. 따라서, 본 연구에서는 차세대 디스플레이에서 요구되는 높은 이동도를 갖는 TFT를 제작하기 위하여, amorphous In-Ga-Zn-O (a-IGZO) 채널하부에 화학적으로 안정하고 전도성이 뛰어난 SnO2 채널을 얇게 형성하여 TFT를 제작하였다. 표준 RCA 세정을 통하여 p-type Si 기판을 세정한 후, 열산화 공정을 거쳐서 두께 100 nm의 SiO2 게이트 절연막을 형성하였다. 본 연구에서 제안된 적층된 채널을 형성하기 위하여 5 nm 두계의 SnO2 층을 RF 스퍼터를 이용하여 증착하였으며, 순차적으로 a-IGZO 층을 65 nm의 두께로 증착하였다. 그 후, 소스/드레인 영역은 e-beam evaporator를 이용하여 Ti와 Al을 각각 5 nm와 120 nm의 두께로 증착하였다. 후속 열처리는 퍼니스로 N2 분위기에서 $600^{\circ}C$의 온도로 30 분 동안 실시하였다. 제작된 소자에 대하여 TFT의 전달 및 출력 특성을 비교한 결과, SnO2 층을 형성한 TFT에서 더 뛰어난 전달 및 출력 특성을 나타내었으며 이동도는 $8.7cm2/V{\cdot}s$에서 $70cm2/V{\cdot}s$로 크게 향상되는 것을 확인하였다. 결과적으로, 채널층 하부에 SnO2 층을 형성하는 방법은 추후 높은 이동도를 요구하는 디스플레이 백플레인 TFT 제작에 적용이 가능할 것으로 기대된다.