• 한국전자파학회논문지
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• 제30권6호
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• pp.518-521
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• 2019

본 논문에서는 상용 트랜스미터 칩과 패치 어레이 안테나를 결합하여 60 GHz 대역에서 동작하는 능동 안테나 모듈을 설계, 제작하였다. 설계된 모듈은 안테나 PCB와 트랜스미터 칩이 장착된 송신 모듈 PCB가 결합되는 구조로 하였다. 주파수 제어신호 및 바이어스 제어신호는 아두이노 키트를 사용하여 인가하였으며, 기저대역의 I/Q 신호가 트랜스미터 칩으로 인가될 수 있도록 하였다. 송신 모듈의 출력은 단일 출력으로 안테나에 연결되므로 차동 출력을 내는 트랜스미터 칩의 출력을 링 하이브리드 발룬에 전달하고, 이를 초소형 상용 커넥터로 $2{\times}4$ 마이크로스트립 패치 어레이 안테나 PCB로 전달되도록 하였다. 최종 출력되는 밀리미터파 신호의 방사패턴 측정을 통하여 시뮬레이션 결과와 비교하는 방식으로 확인하였다. 제작된 능동 안테나 모듈의 방사패턴 측정 결과, 3 dB 빔폭과 null 포인트의 위치가 시뮬레이션 결과와 잘 일치함을 확인하였다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.22-26
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• 2012

본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 $91dB{\Omega}$ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 ($10^{-12}$ BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 $1.35{\times}2.46mm^2$의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.29-36
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• 2000

본 논문에서는 트랜지스터 동작영역에 독립적인 일정 트랜스컨덕턴스 rail-to-tail 입력회로 및 AB-급 출력회로를 갖는 2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에 독립적인 일정한 동작 전류값을 갖고, 출력 전압은 Vss+0.1에서 Vdd-0.15까지 구동하는 전압 특성을 나타내었다. 또한 출력단은 AB-급 궤환 제어 방식을 사용하여 저전압에서 동작 할 수 있다. 전체 연산 증폭기의 단일-이득 주파수 및 DC 전압이득 변화율은 각각 4.2% 및 12%로 나타냈다.

• 한국전자파학회논문지
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• 제19권3호
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• pp.384-390
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• 2008

본 논문에서는 TSMC 0.18 um CMOS 공정을 사용하여 UWB Chaotic-OOK(On-Off Keying) 통신을 위한 송신기를 설계하였다. 송신기는 Quasi-chaotic 신호 발생기, OOK 변조기, 구동 증폭기로 구성되어 있다. 일반적으로 아날로그 피드백을 사용하는 chaotic 신호 발생기는 공정 변화에 대한 취약점이 있어 이를 개선하기 위하여 디지털 피드백 구조의 Quasi-chaotic 신호 발생기를 사용하였다 또한, OOK 변조를 위해 T형 구조의 변조기와 단일 출력 신호를 얻기 위한 차동 입력 단일 출력 구동 증폭기를 설계하였다. 측정 결과, 요구되는 spectrum mask를 만족시키는 출력을 얻었으며, 데이터 20 Kbps, 200 Kbps, 2 Mbps, 10 Mbps에 따른 OOK 변조 테스트를 통해 출력 신호를 확인하여 UWB chaotic-OOk 송신기로 사용 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제14권4호
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• pp.917-922
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• 2010

본 논문에서는 혼성모드 집적회로에서 이용 가능한 저전력 듀얼모드 CMOS 전류원 회로를 제안한다. MOS 소자의 전자이동도가 온도변화에 반비례하는 음의 온도계수 생성회로와 비례하는 양의 온도계수 생성회로의 합을 통해 변화하는 외부 온도에 독립적인 특성을 갖는 방식을 이용하였다. 특히, 두 개 이상의 출력을 얻어낼 수 있는 듀얼 출력단을 통해 정전류원을 얻을 수 있었다. 전류 분배를 통해 얻을 수 있는 듀얼모드 출력 전류값을 통해 차동 입출력 구조의 소자 및 필터 설계 등 아날로그 회로 영역에서 응용가능하며, 더불어 다양한 서브 블록 시스템 동작에 활용할 수 있는 유용한 특성을 지니고 있다. 저전압 저전력 특성을 보유하고 있는 제안된 전류원 회로는 2V 공급 전압하에서 0.84mW의 전력 소모값을 나타내었으며, 최종 출력값은 각각 $0.38{\mu}A/^{\circ}C$와 $0.39{\mu}A/^{\circ}C$의 변화율을 보여주었다. 제안된 회로는 $0.18{\mu}m$ n-well CMOS 공정을 이용하여 hspice 시뮬레이션 하였다.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.9-14
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• 2013

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

• 천문학회보
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• 제35권2호
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• pp.60.1-60.1
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• 2010

한국우주전파관측망(Korean VLBI Network, KVN)을 이루는 21m 망원경의 수신기에는 전파세기를 모니터링하기 위한 장치가 있으나, 회로잡음, 이득, 그리고 DC offset 등의 개선을 위하여 전파세기 시험용 측정기를 설계하였다. 이 장치는 입력신호의 전압에 대하여 주파수로 출력되는데, 선형성과 신호잡음특성이 중요하다. 이러한 회로 특성 파악과 개선을 위하여, 차동입력 증폭, 단일입력 증폭, 그리고 1:1앰프출력 등으로 입력신호에 대하여 다양한 실험을 할 수 있게 하였고, 샘플링 주파수도 1 MHz와 4 MHz를 선택할 수 있게 전파세기 시험용 측정기를 설계하였다. 시제품을 제작하여 DC 입력 시험, 0 전압입력 시험, 노이즈 제너레이터를 이용한 동작 시험, 그리고 KVN연세전파천문대의 수신기에 직접 연결한 실험을 통하여, 최종 이득안정도의 잡음스펙트럼 ~1.5 X $10^{-4}\;dG/G(Hz^{-1/2})$@1Hz를 얻었다. 이번 실험 결과를 바탕으로 KVN의 전파세기측정기를 새로 제작할 예정이다. 이에 전파세기 시험용 측정기의 설계 결과를 소개하고자 한다.

• 한국기계가공학회지
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• 제20권9호
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• pp.11-19
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• 2021

Linear variable differential transformer (LVDT) is a displacement sensor and is commonly used owing to its wide measurement range, excellent linearity, high sensitivity, and precision. To improve the output characteristics of LVDT, a few studies have been conducted to analyze the output using a theoretical method or a finite element method. However, the material properties of the core and the electromagnetic force acting on the core were not considered in the previous studies. In this study, a finite element analysis model was proposed considering the characteristics of the LVDT composed of coils, core, magnetic shell and electric circuit, and the core displacement. Using the proposed model, changes in sensitivity and linear region of LVDT according to changes in process and material parameters were analyzed. The outputs of the LVDT model were compared with those of the theoretical analysis, and then, the proposed analysis model was validated. When the electrical conductivity of the core was high and the relative magnetic permeability was low, the decrease in sensitivity was large. Additionally, an increase in the frequency of the power led to further decrease in sensitivity. The electromagnetic force applied on the core increased as the voltage increased, the frequency decreased, and the core displacement increased.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.