• 전기전자학회논문지
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• 제17권3호
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• pp.248-253
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• 2013

주파수 판별기는 주파수를 디지털 비트 신호로 변환해주는 회로로서 변조기, 동기화 회로 등에 쓰인다. 본 논문에서는 여러 종류의 일차, 이차 주파수 판별기의 구조를 모델링하고 양자화 잡음 성능을 분석하며, 새로운 구조의 델타-시그마 주파수 판별기 구조를 제안한다. 이론적 분석과 유도된 수식으로부터 출구 잡음을 구하고 모의실험으로 타당성을 검증하였다. 제안된 주파수 판별기는 전 디지털 회로로서 전 디지털 위상 잠금 루프의 궤환 경로에 적용될 수 있다.

• 한국음향학회지
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• 제5권4호
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• pp.37-45
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• 1986

초음파 Hyperthermia를 이용한 치료는 정상세포에 열적 손상을 주지 않으면서 종양 부위만을 적당한 온도로 가열하여야 하며 따라서 종양세포와 정상세포에 대한 정확한 초음파 세기조절이 필요하 게 된다. 본 논문에서는 초음파 Hyperthermia 용 변환기로서 초점거리와 가열범위를 전자적으로 쉽게 조절할 수 있는 동심환 배열 변환기를 설계하였으며 컴퓨터 모의 실험을 통해 그 성능을 예측하였다. 설계된 변환기는 유효직경 118mm, 동작주파수 320kHz 이며 배열 요소의 수는 12개이다. 그리고 이와 같은 동심환 변환기를 동작시키기 위해 카운터를 이용한 디지털 위상 조절 회로를 설계 제작하였으며, 실험 결과, 위상차를 갖는 신호를 발생시킬 수 있었다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.414-422
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• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• 한국통신학회논문지
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• 제25권4B호
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• pp.613-623
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• 2000

8-VSB(Vestigial Side-Band) 변조 기술을 이용하여 ATSC(Advanced Television Systems Committee) 규격을 만족하는 디지털 TV 튜너를 개발하였다. 이중(double)주파수 변환 및 능동 트래킹 여파기를 튜너 전치단에 이용하여 이미지 응답 및 IF(Intermediate Frequency)Beat 성분들의 억압, 인접 채널과 다채널 수신 시 상호 간섭배제 성능을 만족할 수 있도록 이용하였다. 그러나 NTSC(National Television Systems Committee) 튜너와는 달리, 이중 주파수 변환을 이용하는 디지털 TV 튜너는 트래킹 필터 및 첫 번째 전압제어발진기 사이의 주파수 상관 관계가 존재하지 않는다. 이러한 문제점을 해결하기 위하여 본 논문에서는 마이크로 콘트롤러, EEPROM(Electrically Erasable Programmable Read Only Memory), 디지털/아날로그 변환기, 차동 증폭기 및 스위치 드라이버가 조합된 하드웨어 및 트래킹 전압에 따른 주파수 특성에 대한 주파수 매핑을 구하여 자동 주파수 선택이 가능한 변형된 구조 및 방법을 제시하였다.

• 한국전자통신학회논문지
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• 제12권3호
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• pp.427-432
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• 2017

본 연구는 디지털위성중계기용 SHF 대역 하향주파수변환장치의 설계 및 구현에 대해 기술하였다. SHF 대역 하향주파수변환장치는 PLDRO(: Phase Locked Dielectric Resonator Oscillator) 및 주파수변환기로 구현된다. 주파수변환기 내부에는 불요파 최소화를 위하여 사전 EM 시뮬레이션을 통하여 설계한 Microstrip BPF(: Band Pass Filter) 및 LPF(: Low Pass Filter)로 구현하였다. 제작 전 우주환경에 대한 사전 시뮬레이션 분석을 통하여 장비 오동작 가능성을 최소하였으며, 발사환경 시 발생하는 진동 및 우주 방사능에 의한 TID(: Total Ionizing Dose)에 대한 시뮬레이션을 통해 신뢰성 있는 하향주파수변환장치를 설계하였으며, 제작 후 주요 성능지표에 대해 만족여부 확인 및 사전 성능 시뮬레이션 결과와 비교하였다.

• 한국전자통신학회논문지
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• 제12권2호
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• pp.261-266
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• 2017

본 연구는 디지털위성중계기용 SHF 대역 상향주파수변환장치의 설계 및 구현에 대해 기술하였다. SHF 대역 상향주파수변환장치는 PLDRO(: Phase Locked Dielectric Resonator Oscillator) 및 주파수변환기로 구현된다. 주파수변환기 내부에는 불요파 최소화를 위하여 사전 EM 시뮬레이션을 통하여 설계한 Microstrip BPF(: Band Pass Filter) 및 LPF(: Low Pass Filter)로 구현하였다. 제작 전 우주환경에 대한 사전 시뮬레이션 분석을 통하여 장비 오동작 가능성을 최소하였으며, 발사환경 시 발생하는 진동 및 우주 방사능에 의한 TID(: Total Ionizing Dose)에 대한 시뮬레이션을 통해 신뢰성 있는 상향주파수변환장치를 설계하였으며, 제작 후 주요 성능지표에 대해 만족여부 확인 및 사전 성능 시뮬레이션 결과와 비교하였다.

• 전자공학회논문지
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• 제50권2호
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• pp.122-133
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• 2013

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.883-884
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• 2008

디지털 제어기는 벡터 제어(Vector Control) 구현에 적합하기 때문에, 현재 대다수의 고성능 교류 전동기 구동 시스템에 사용되고 있다. 디지털 제어기를 사용하는 교류 전동기 구동 시스템에 대한 기존의 연구는 주로 디지털 제어기의 시지연이 제어 성능에 미치는 효과에 주목하였다. 그리고 디지털 제어기의 전류 샘플링 오차에 주목한 연구들은 주로 전력 변환기기의 전압 변조(PWM, Pulse Width Modulation)와 디지털 제어기의 샘플링 순간과의 관계에 따른 전류 샘플링 오차에 대해 연구하였다. 본 논문에서는 기존의 연구에서는 다루어지지 않았던 디지털 제어기의 제로-오더-홀드(Zero-Order Hold) 특성에 의해 발생하는 전류 샘플링 오차를 다룬다. 이 오차는 전동기의 전기적 회전 주파수가 디지털 제어기의 샘플링 주파수에 비해 무시할 수 없을 정도로 커지는 경우 그 영향이 두드러지게 된다. 본 논문에서는 이러한 전류 샘플링 오차를 분석하고, 이것을 보상하는 방법에 대해 서술한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.352-353
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• 2013

본 연구에서는 12bit 1MSps 연속 근사화 아날로그-디지털 변환기(Analog to Digital Converter : ADC)를 설계하였다. 설계된 아날로그-디지털 변환기는 0.18um 1Metal 6Poly CMOS 공정을 이용하였고, Cadence tool을 이용하여 시뮬레이션 및 레이아웃 하였다. 시뮬레이션 결과 1.8V의 공급전압에서 전력 소모는 6mW였고, 입력 신호의 주파수가 100kHz 일 때, SNDR은 69.53dB, 유효 비트수는 11.26bit의 결과를 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.156-157
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• 2014

본 논문에서는 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안하는 회로는 1.8V의 공급 전압에서 동작하며, Magnachip/SK Hynix $0.18{\mu}m$ CMOS 1Poly-6Metal 공정을 이용하여 설계하였다. 입력신호의 주파수가 100kHz일 때, 설계된 회로는 3.24mW의 낮은 소비전력 특성, $0.56mm^2$의 작은 칩 면적 특성, 70.03dB의 SNDR(Signal-to-Noise Distortion Ratio) 및 11.34비트의 ENOB(Effective Number of Bits) 특성을 보였다.