• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.56-63
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• 2010

본 논문에서는 DVB-H, DVB-T, SDMB 및 TDMB 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 모바일 영상 시스템 응용을 위한 12비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도 및 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 첫 번째 및 두 번째 MDAC 사이에 적용된 증폭기 공유기법은 기존의 증폭기 공유 시 입력 단을 리셋하지 않아 발생하였던 메모리 효과를 제거하기 위해 두개의 입력 단을 사용하였으며, 위상 일부가 중첩된 클록을 사용하여 스위칭 동안 발생하는 글리치를 최소화하여 출력 신호의 정착 시간 지연 문제를 줄였다. 마지막 단으로 사용되는 6비트 FLASH ADC에는 효과적인 2단 기준 전압 선택 기법을 적용하여 소비되는 전력 소모 및 면적을 줄였다. 제안하는 ADC는 0.13um 1P7M CMOS 공정으로 제작되었으며, 면적은 0.92 $mm^2$이고, 측정된 DNL 및 INL은 각각 0.40LSB, 1.79LSB의 최대값을 갖으며, 동적성능은 100MS/s의 동작속도에서 각각 최대 60.0dB의 SNDR과 72.4dB의 SFDR을 보여준다. 전력 소모는 1.0V 전원 전압 및 100MS/s 동작속도에서 24mW이며, FOM은 0.29pJ/conv.으로 최근까지 발표된 12비트 100MS/s급 ADC 중에서 가장 우수한 성능을 보여준다.

• 전자공학회논문지D
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• 제35D권9호
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• pp.13-19
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• 1998

T-모양의 마이크로스트립 급전 구조를 갖는 슬롯 안테나는 정합을 쉽게 이룰 수 있고 대역 폭이 기존의 급전 구조의 슬롯 안테나에 비하여 넓었다. 본 논문에서는 대역 폭을 더 넓일 수 있는 급전 구조에 대하여 서술하였다. 즉 T-모양 급전 구조에 병열 개방 스터브를 부착한 새로운 방법을 제시하였다. FDTD 법으로 모델링하여 전계분포를 시간 영역에서 계산하였고, 이를 Fourier 변환시켜 슬롯 안테나의 전압 정재파비, 입력 임피던스, 복사 패턴을 주파수 영역에서 계산하였다. 스터브의 위치(L₁)와 길이(L₂)에 따라 대역 폭이 변화하였으며, L₁=30 mm, L₂=33mm일 때 중심 주파수 2.3 GHz에서 최대 대역폭을 얻었다. 이러한 결과로부터 최적의 안테나를 설계 제작하였고, % 대역 폭은 53.9 %의 광대역 특성을 얻었으며, 이들 결과들은 계산값과 비교적 잘 일치하였다.

• 전자공학회논문지
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• 제54권1호
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• pp.26-32
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• 2017

본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.

• 전자공학회논문지
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• 제52권2호
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• pp.195-200
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• 2015

본 논문에서는 ADPLL의 잡음 개선을 위해 8비트 SVBS-TDC (Semi-Vernier Binary-Search Time-to-Digital Converter)를 제안했다. TDC의 동작 속도를 높이기 위해 인코더 등 디지털 블록을 사용하지 않는 BS-TDC (Binary-Search TDC) 구조를 사용했으며, 버니어 구조를 적용하여 기존의 BS-TDC에 비해 해상도를 10배 이상 증가시켰다. TDC의 단점인 좁은 입력범위를 개선하기 위해 버니어 구조를 절반만 적용하여 510ps의 넓은 입력 범위를 확보했다. 제안하는 SVBS-TDC는 65nm CMOS 공정으로 설계하였고, 모의실험 결과 1.2V 전원 전압에서 동작 속도는 200MHz이고 해상도는 4ps로서 ADPLL의 잡음 특성을 효과적으로 개선함을 확인하였다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.198-204
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• 2001

본 논문에서는 CMOS로 구현된 3.3V 8-bit 200MSPS의 Folding / Interpolation 구조의 A/D 변환기를 제안한다. 회로에 사용된 구조는 FR(Folding Rate)이 8, NFB(Number of Folding Block)가 4, Interpolation rate 이 8이며, 분산 Track and Hold 구조를 회로를 사용하여 Sampling시 입력주파수를 Hold하여 높은 SNDR을 얻을 수 있었다. 고속동작과 저 전력 기능을 위하여 향상된 래치와 디지털 Encoder를 제안하였고 지연시간 보정을 위한 회로도 제안하였다. 제안된 ADC는 0.35㎛, 2-Poly, 3-Metal, n-well CMOS 공정을 사용하여 제작되었으며, 유효 칩 면적은 1070㎛×650㎛ 이고, 3.3V전압에서 230mW의 전력소모를 나타내었다. 입력 주파수 10MHz, 샘플링 주파수 200MHz에서의 INL과 DNL은 ±1LSB 이내로 측정되었으며, SNDR은 43㏈로 측정되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.301-301
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• 2010

현재 전 세계는 앞으로 사용 될 대체 에너지에 많은 관심 가지고 있다. 지금 사용하고 있는 에너지 연료는 한정되어 있기 때문에 대체에너지에 대한 연구가 활발히 진행 되고 있다. 그 중 압전체를 이용한 에너지 하베스팅은 많은 주목을 받고 있다. 주변 환경에서 필요한 에너지를 끌어 쓸 수 있는 대표적인 청정에너지 시스템 중 하나이기 때문이다. 최근 전원 공급원으로써 에너지 수확 시스템은 현 사회에 사용되고 있는 배터리로 전원을 사용하는 제품들을 소용량과 저전압 분야에서의 에너지 수확의 원리를 이용하여 전기전자제품의 사용시간 연장 및 응용분야 확대를 시도하는 연구가 활발히 수행되고 있다. 압전세라믹스를 이용한 에너지 하베스팅은 진동에너지를 전기에너지로 변환하는 것으로서 압전 특성이 높아야 한다. 일반적으로 압전 세라믹스는 PbO 성분이 들어가므로 환경적 오염 뿐만 아니라 인체에도 영향이 좋지 않으므로 많은 나라에서 이러한 성분을 제한하고 점차적으로 줄어들고 있는 시점에서 PbO를 사용하지 않고 Lead-Free 세라믹를 사용한 연구가 진행되고 있다. 이 논문에서는 일반적인 소결 방법을 이용하여 (Na,K)NbO3 세라믹에 CeO2를 첨가한 압전 세라믹을 제작하였다. 제작된 압전 세라믹스로 에너지 하베스팅 소자를 제작하고, 이 소자로 수확된 에너지로 DC-DC Converter 응용 특성에 대하서 연구하였다. 압전 세라믹스의 좋은 압전 특성을 출력하기 위하여 캔틸레버의 고유 진동수가 진동원의 주파수와 일치하는 공진을 일으켜야 한다. 따라서 구동회로는 주파수원을 찾아 설계하였고, 압전 세라믹스의 진동은 가진기를 이용하여 구동실험을 하였다. 지금까지 나와있던 에너지 하베스팅 회로와 비교하여 그 특성을 분석하고, 시뮬레이션 및 실험을 통하여 검증하였다.

• 전자공학회논문지T
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• 제36T권4호
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• pp.103-109
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• 1999

본 논문에서는 2-층의 유전체로 구성하여 한방향 복사특성을 갖는 T-모양 급전선의 슬롯 안테나인 새로운 구조를 제안하였다. 또한 양방향으로 복사특성을 갖는 슬롯 안테나는 한방향으로만 복사하기를 원할 경우, 반사판을 별도로 설치해야 한다. 그러나 여기에서 제시한 안테나는 별도의 반사판 설치가 필요없게 된다. T-모양의 마이크로스트립 급전 구조는 슬롯의 폭 변화에도 임피던스 정합이 쉽게 이룰 수 있었다. 그리고 슬롯 안테나의 대역폭은 슬롯 폭에 비례하여 확장되는 특성을 얻었다. 여기서 제시한 급전 구조는 방사저항이 낮은 값으로 일정하게 유지되어 슬롯 폭과 거의 무관한 좋은 특성을 얻었다. FDTD법으로 모델링하여 전계분포를 시간 영역에서 계산하였고, 이를 Fourier 변환시켜 슬롯 안테나의 반사손실, 전압 정재파비, 복사 패턴을 주파수 영역에서 계산하였다. 측정한 결과로부터, 대역폭은 중심 주파수 2.5GHz에서 약 34.8%의 광대역 특성을 보였다. 측정치들은 계산치들과 비교적 잘 일치하였다.

• 대한전자공학회논문지TE
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• 제37권2호
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• pp.69-74
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• 2000

T-모양의 마이크로스트립 급전 구조를 갖는 슬롯 안테나는 정합을 쉽게 이룰 수 있고 대역폭이 기존의 급전 구조의 슬롯 안테나에 비하여 넓었다. 양방향으로 복사체를 갖는 슬롯 안테나가 한 방향으로만 복사하기를 원할 경우, 반사판을 별도로 설치해야 한다. 그러나 본 논문에서 제시한 한 방향으로만 복사체를 갖는 슬롯 안테나는 반사판 설치가 필요 없게 된다. 그래서 반사판을 포함하는 2-층의 유전체 층에 십자형 급전구조를 갖는 마이크로스트립 슬롯 복사체인 새로운 방법을 제시하였다. FDTD 법으로 해석하여 전계분포를 시간 영역에서 계산하였고, 이를 Fourier 변환시켜 슬롯 안테나의 반사손실, 전압 정재파비, 복사패턴을 주파수 영역에서 계산하였다. 그리고 슬롯의 길이(I/sub s/)와 폭(W/sub s/), 수평부 급전선의 길이(I/sub d/), 상측 수직 급전선의 길이(l/sub u/), offset 에 따라 대역폭이 민감하게 변한다. 설계변수들을 최적화한 후에 측정한 결과, 최대 대역폭은 중심 주파수 2.5㎓에서 1,850㎒의 광대역 특성을 얻었다.