• 한국통신학회논문지
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• 제21권3호
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• pp.784-794
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• 1996

본 논문에는 PCS(WACS/TDMA) 단말기 내의 국부발진기에 적용 가능한 표면실장형 전압제어발진기의 체계적인 설계방법을 기술했다. 능동소자로는 표면 실장형 package로 구성되고 $f_{gamma}$가 4GHz인 silicon bipolar transistior를 2개 사용했으며 이들의 발진 한계로 인해 분리형으로 설계했고 공진기는 4층의 multilayer PCB의 제 3층을 이용한 strip line 공진기를 사용했다. 설계된 전압제어 발진기는 $12{\times}10{\times}4mm$의 크기를 가지며 동작 전압 3V에서 22mA의 전류소모와 출력 0 dBm, 주파수 조정폭 50MHz이상, 위상잡음이 중심주파수에서 100kHz offset 시 -100dBc/Hz의 성능을 보이고 있다. 크기와 전류소모 면에서는 개선이 요구되며 크기 면에서 개선은 좀더 소형인 chip부품을 사용 가능할 것이며, 전류소모 면에서는 좀더 높은 $f_{gamma}$를 갖는 transistor를 사용 개선할 수 있을 것으로 사료된다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.235-244
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• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• 한국멀티미디어학회논문지
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• 제6권2호
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• pp.325-331
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• 2003

본 논문에서는 0.25$\mu\textrm{m}$ 1-poly 5-metal CMOS n-well 공정 을 이 용하여 나선형 인덕터와 블루투스 수신기에 응용할 수 있는 전압제어 발진기를 제안하였다. 제안된 인덕터는다층 메탈을 이용하여 인덕터의 저항 성분을 감소시켜 블루투스 주파수 대역에서 Q값을 향상시켰다 또한 Q값이 향상된 나선형 인덕터를 이용하여 부성저항 전압제어 발진기를 설계하였다. 설계된 부성저항 발진기의 시뮬레이션 결과는 외부의 커패시턴스가 2pF에서 14pF:까지 변화할 때 발진 주파수대역은 2.33GHz에서 2.58GHz이고, 발진 출력은 0dBm 이상이었다.

• 한국정보전자통신기술학회논문지
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• 제16권4호
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• pp.167-172
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• 2023

본 논문에서는 3개의 부궤환 루프를 가진 저잡음 위상고정루프를 제안하였다. 기존 구조의 위상고정루프는 하나의 부궤환 루프로 구성되어 있어 잡음 특성 개선이 쉽지 않다. 추가된 부궤환 루프는 지터 특성을 결정하는 전압제어발진기의 입력 전압 크기를 줄여주는 역할을 하여 기존 구조로 쉽지 않은 잡음 특성 개선을 가능하게 해준다. 시뮬레이션 결과는 부궤환 루프가 추가될 때마다 지터 특성이 개선되는 것을 보여주고 있다. 전력의 경우 10% 정도 약간 상승하게 되지만, 지터 특성은 2배 정도 개선된다. 제안된 위상고정루프는 1.8V 180nm CMOS 공정을 이용하여 Hspice로 시뮬레이션 하였다.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2480-2486
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• 2012

본 논문에서는 WCDMA(Wide Code Division Multiple Access) 시스템 사양을 만족시키는 주파수 합성기 블록 중 위상잡음 및 전력소모의 최적 설계가 필요한 저전압 LC-VCO (voltage controlled oscillator)의 설계를 제안 하였다. 최적 설계를 위해 LC-tank의 손실성분을 보상하는 MOS트랜지스터의 전달컨덕턴스와 인덕턴스 평면에 여유이득 라인과 튜닝 범위 라인을 그어 설계 가능한 영역 내에서 위상잡음이 최소가 되는 파라미터 값을 구하였다. 모의실험 결과 위상잡음 특성은 1MHz옵셋에서 -113dBc/Hz였다. 최적 설계된 LC-VCO는 0.25um CMOS 공정을 이용하여 제작되었다. 칩 측정결과 LC-VCO의 위상잡음 특성은 1MHz 옵셋에서 -116dBc/Hz였다. 전력소모는 15mW였으며, Kvco는 370MHz/V였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.465-468
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• 2004

In this paper, we describe the design and implementation of the new current-current negative feedback (CCNF) voltage-controlled oscillator (VCO), which suppresses 1/f induced low-frequency noise. By means of the CCNF, the high-frequency noise as well as the low-frequency noise is prevented from being converted into phase noise. The proposed CCNF VCO shows 11-dB reduction in phase noise at 10 kHz offset, compared with the conventional differential VCO. The phase noise of the proposed VCO is -87 dBc/Hz at 10 kHz offset frequency from 5.5-GHz carrier. The proposed VCO consumes 14.0 mA at 2.0 V supply voltage, and shows single-ended output power of -12.0 dBm.

• 대한전자공학회논문지TC
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• 제37권9호
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• pp.30-37
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• 2000

본 논문에서는 900MHz 셀룰러 이동통신 단말기용 소형 전압제어발진기를 설계제작한 후 시험하였다. 2 단자 회로해석 기법을 이용하여 VCO를 설계한 후 회로 설계 tool을 이용하여 최적화하였다. 최적화된 설계 데이터를 이용하여 트랜지스터 및 바랙터 다이오드로 구성된 6×6×1.8 mm³(0.065cc) 크기의 소형 VCO를 제작한 후 시험하였다. 제작된 VCO는 동작주파수 대역 내에서 -3.5 dBm의 출력 및 45MHz 의 Tuning range를 지녔으며, 10 KHz offset에서 -101.5dB/Hz의 우수한 위상잡음 특성을 나타내었다.

• 한국전자파학회논문지
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• 제13권7호
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• pp.649-656
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• 2002

본 논문에서는 고속 주파수 스위칭 특성을 갖는 디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈 하이브리드 위상고정루프의 위상잡음을 최소화하는 최적 폐루프 대역을 결정할 수 있다. 또한, 해석적 방법에 의한 분석 결과와 회로 시뮬레이션에 의한 결과가 동일함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.675-677
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• 2009

통신기기에서 중요한 기술 중 하나인 PLL(Phase Locked Loop) 회로는 주기적인 신호를 원하는 대로, 정확한 고정점으로 잡아주는데 그 목적을 둔다. 일반적인 구조로 위상주파수검출기(Phase Frequency detector), 루프필터(Loop filter), 전압제어발진기(Voltage Controlled Oscillator), 디바이더(Divider)로 구성되어진다. 그러나 일반적인 PLL 구조로는 지터(jitter)가 증가하고 트랙(tracking) 속도가 느리다는 단점이 있다. 이를 보완하기 위해 루프필터 전단에 차지펌프(Charge pump) 회로를 추가하여 사용하고 있다. 본 논문에서는 CMOS를 이용한 PLL용 차지펌프를 설계하였다. 설계된 회로는 $0.18{\mu}m$ CMOS 공정 기술을 사용하여 CADENCE사의 Specter로 시뮬레이션 하였으며, Virtuso2로 레이아웃 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.690-692
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• 2009

PLL은 위상주파수검출기(PFD), 차지펌프(Charge Pump), 루프필터(Loop Filter), 전압제어발진기(VCO), Divider로 구성하고 있는데 본 논문에서는 설계된 차지펌프 PLL을 시뮬레이션을 해보고 그 결과를 정리하고 레이아웃(layout)까지 하였다. 차지펌프 설계에 있어서 전류 부정합, 전하 공유, 전하주입, 누설 전류등을 고려할 필요가 있다. 설계된 차지펌프는 전류 부정합을 감소시키기 위해 전류뺄셈회로를 이용하여 전류 부정합을 감소시켰으며, spurs를 억제할 수 있도록 설계되였다. 설계된 회로는 $0.18{\mu}m$ CMOS 공정 기술을 사용하여 CADENCE사의 specter로 시뮬레이션 하였으며, virtuso2로 레이아웃 하였다.