• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.215-215
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• 2010

실리콘 산화막 ($SiO_2$)의 성장 과정에서 발생하는 $SiO_2$ 층에 포획된 전자-정공, Si-$SiO_2$ 계면 영역의 산화물 고정 전하와 Si-$SiO_2$ 계면의 표면 준위에 포획된 전하와 같은 $SiO_2$ 의 결점에 의해 전계효과 트랜지스터 소자의 전기적 특성을 저하하여 신뢰성을 높이는데 한계점이 발생한다. $SiO_2$ 의 결점에 의한 전계효과 트랜지스터 소자의 전기적 특성 변화에 대한 연구는 활발히 진행되었으나, 전계효과 트랜지스터 소자에서 셀 사이즈가 감소함에 따라 전기적 특성에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 산화나 산화 후 열처리 과정 동안에 생기는 Si-$SiO_2$ 계면에서의 산화물 고정 전하의 위치에 따른 전계효과 트랜지스터 소자의 전기적 특성 변화를 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 관찰하였다. Si-$SiO_2$ 계면 근처의 실리콘 산화물내에 위치시킨 양전하를 산화물 고정 전하로 가정하여 시뮬레이션 하였다. 또한 40 nm의 전계효과 트랜지스터 소자에서 산화물 고정 전하의 위치를 실리콘 산화 막의 가장자리부터 중심으로 10 nm씩 각각 차이를 두고 비교해 본 결과, $SiO_2$의 가장 자리보다 $SiO_2$의 한 가운데에 산화물 고정 전하가 고정되었을 때 전류-전압 특성 곡선에서 문턱전압의 변화가 더 뚜렷함을 알 수 있었다. 산화물 고정 전하를 Si-$SiO_2$ 계면으로부터 1~5 nm 에 각각 위치시켜 계산한 결과 산화물 고정 전하에 의해 문턱 전압이 전류-전압 특성 곡선에서 낮은 전압쪽으로 이동하였고, 산화물 고정 전하가 Si-$SiO_2$ 계면에 가까울수록 문턱 전압의 변화가 커졌다. 이는 전계효과 트랜지스터 소자에서 Si-$SiO_2$ 계면의 산화물 고정 전하에 의해 실리콘의 전위가 영향을 받기 때문이며, 양의 계면전하는 반도체의 표면에서의 에너지 밴드를 아래로 휘게 만들어 문턱전압을 감소하였다.

• Proceeding of EDISON Challenge
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• 2013.04a
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• pp.210-213
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• 2013

실리콘 나노선 전계 효과 트랜지스터(Field Effect Transisor: FET)의 특성을 시뮬레이션을 통해 연구하였다. 일반적인 트랜스컨덕턴스(transconductance) 값을 이용하여 소자의 전계 효과 이동도(field effect mobility)를 추출했고, Y-function 방법을 이용하여 저전계 이동도(low field mobility)와 문턱전압(threshold voltage)를 구했다. 채널길이가 10nm로 매우 짧을 때와 100nm의 일반적인 길이 일 때의 전하 이동도 특성을 비교하여 Si 나노선 FET의 쇼트 채널 효과(short channel effect)를 보았다.

• Journal of IKEEE
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• v.22 no.1
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• pp.209-212
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• 2018

In this work, we developed P(VDF-TrFE) organic/ferroelectric material based metal-ferroelectric-metal (MFM) capacitors in order to improve the switching characteristics of gallium nitride (GaN) heterojunction field-effect transistors (HFET). The 27 nm-thick P(VDF-TrFE) MFM capacitors exhibited about 60 ~ 96 pF capacitance with a polarization density of $6{\mu}C/cm^2$ at 4 MV/cm. When the MFM capacitor was connected in series with the gate electrode of GaN HFET, the subthreshold slope decreased from 104 to 82 mV/dec.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.48 no.2
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• pp.86-90
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• 2011

The effects of cations are very important in field-effect transistors (FETs) type DNA sensors detecting the intrinsic negative charge between single-stranded DNA and double-stranded DNA without labeling, because the intrinsic negative charge of DNA is neutralized by cations in electrolyte solution. We consider the Debye length, which depends on the concentration of cations in solution, to detect DNA hybridization based on the intrinsic negative charge of DNA. The Debye length is longer in buffer solution with a lower concentration of NaCl and the intrinsic negative charge of DNA is more effective on the channel surface in longer Debye length solution. The shifts in the gate voltage by DNA hybridization with complementary target DNA are 21 mV in 1 mM NaCl buffer solution, 7.2 mV in 10 mM NaCl buffer solution, and 5.1 mV in 100 mM NaCl buffer solution. The sensitivity of FETs to detect DNA hybridization based on charge detection without labeling depends on the Debye length.

• Proceeding of EDISON Challenge
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• 2013.04a
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• pp.264-265
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• 2013

현재 반도체 산업에서는 고성능 저전력과 더불어 고 집적도가 가능한 재료 및 구조에 크게 주목하고 있고 여러 가지 이슈를 만족시키기 위해서 다양한 재료와 구조가 많이 연구 되고 있다. 특히 3-5족 화합물로 만들어진 나노선은 소자의 미세한 구조적 제어를 가능하게 하고 1차원 구조적 특성에 의해 전기적 특성이 우수하여 전계효과 트랜지스터(FET) 소자에 적용 시키기 적합하다고 알려져 있다.[1,2] 이번 연구에서는 최근 많이 연구되고 있는 GaAs 나노선을 기반으로 하는 전계효과 트랜지스터의 소자특성 및 전기적인 특성에 대해 EDISON 시뮬레이터를 이용해 알아보았다. 또한 채널 두께 및 길이와 게이트 산화막 층 두께에 따른 소자의 전기적 특성에 대해서도 연구하였다. 이를 통해 GaAs 나노선 기반 전계효과 트랜지스터의 최적화된 소자를 알아 보았다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.616-618
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• 2016

Four types of structure of tunnel field-effect transistors (TFETs) have been investigated by TCAD simulation. Pocket and L-shaped TFETs are better performance than single-gate and double-gate TFETs in terms of on-current and subthreshold swing. New guideline of TFETs is presented for the structure design.

• Proceedings of the Korean Vacuum Society Conference
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• 2008.08a
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• pp.64-64
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• 2008

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1279-1280
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• 2007

$Al_{2}O_{3}$ 절연막을 전하포획층으로 이용하여 Top 게이트 ZnO 나노선 전계효과트랜지스터를 제작하였고, 메모리 효과를 관찰하였다. $Al_{2}O_{3}$ 층을 게이트 절연막과 전하포획층으로 사용하였다. 대표적인 Top 게이트 ZnO 나노선 전계효과트랜지스터에 대하여 게이트 전압을 Double sweep 하였을 때의 드레인 전류-게이트 전압 특성이 반시계 방향의 히스테리시스와 문턱전압변화를 나타냈다. 펄스 형태의 게이트 전압을 1초 동안 인가한 후에, 드레인 전류-게이트 전압 특성의 문턱전압 변화가 0.3 V에서 0.8 V로 증가하였다. 이러한 특성은 게이트 전극에서 음전하 캐리어가 음의 게이트 전압에 대하여 $Al_{2}O_{3}$ 층에 충전되고, 양의 게이트 전압에 대하여 방전되는 것을 나타낸다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2012.05a
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• pp.235-235
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• 2012

Reduced graphene oxide (rGO) 물질을 사용하여 전계효과 트랜지스터를 제작하였고 이의 광전기적 특성을 펄스 레이저와 진공 저온 측정을 통하여 분석하였다. 이를 통하여 rGO 소자의 광소자로써의 이용 가능성에 대하여 고찰하였다.