• 한국콘텐츠학회논문지
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• 제7권1호
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• pp.147-154
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• 2007

본 논문은 초광대역(Ultra Wideband: UWB) 신호 동기 획득을 위한 새로운 저전력 병렬 탐색기법을 제안한다. 기존의 병렬 탐색 방식은 다수의 상관기를 사용하여 동시에 탐색을 수행하기 때문에 고속의 동기획득이 가능하지만 다수의 상관기를 사용하므로 연산량이 증가되고, 이로 인해 소비전력이 증가하는 단점이 지적되고 있다. 본 논문에서 제안된 저전력 병렬 탐색기는 상관기의 입력 신호를 일정한 간격으로 나누어 구간별로 연산을 진행한다. 구간별 연산의 결과로 다음 구간에 대한 추가연산의 진행 여부를 판단하여 시스템의 불필요한 연산 처리 과정을 제거함으로써 연산량을 최소화한다. 제안된 병렬 탐색기와 기존의 탐색구조는 MATLAB을 이용하여 모의실험을 수행하였고, 일반적인 채널 환경과 옥내 다중 경로 페이딩환경에서 성능을 검증하였다. 실험 결과 AWGN환경에서 약 65%, 잡음이 인가된 다중 경로 환경에서 약20%의 연산량 감소를 확인하였다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.29-35
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• 2010

본 논문에서는 내장된 자체 테스트 기법 (BIST, Built-In Self Test)을 적용 할 때 저전력 테스트가 가능한 패턴 생성기를 제안하였다. 테스트 시 WSA (Weighted Switching Activity)가 많이 발생하는 노드인 heavy nodes의 선택 알고리듬을 제안하였으며, heavy nodes에 천이를 발생시키는 입력부 곧 heavy inputs을 찾는 알고리듬을 나타내었다. 고장 검출율을 높이는 최적의 heavy nodes의 수를 결정하고 선택된 입력부에 변형된 LFSR의 출력을 인가하여 테스트 시 발생하는 천이를 줄였다. 제안하는 패턴 생성기는 몇 개의 AND 게이트와 OR 게이트를 LFSR에 추가하여 적은 하드웨어 오버헤드로 간단히 구현된다. ISCAS 벤치 회로에 적용한 실험을 통해 제시하는 방법이 기존의 기법에 비해 평균 소비 전력을 감소시키면서 고장 검출율을 상승시키는 것을 검증하였다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2006년도 춘계학술대회
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• pp.737-747
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• 2006

USN(Ubiquitous Sensor Network)는 환경 및 재난 관리, 에너지 관리, 의료 및 건강 서비스, 물류 및 유통관리 등의 다양한 분야에 응용될 수 있는 네트워크이다. USN은 저 전력으로 센싱 기능, 연산 및 네트워크 기능을 수행하는 초소형의 노드들이 한 지역에 분산되어 망을 구성하는데 USN의 노드들은 전력을 추가적으로 공급받지 못하므로 매우 제한된 전력을 이용하여 주어진 임무를 수행하여야 한다. 또한 노드의 고장으로 인해 토폴로지가 변경될 가능성이 크다. 이러한 특성 때문에 기존의 무선 ad hoc 네트워크를 위해 제안된 경로설정 기법들은 USN 환경에 적합하지 않다. 본 논문에서는 USN 노드의 전력 소비를 최소화함으로써 노드 생존시간을 최대화하기 위한 경로실정 기법을 제안하고 성능을 평가하였다.

• 정보과학회 논문지
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• 제43권11호
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• pp.1298-1306
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• 2016

휴대용 기기에서 사용 비중이 높은 디스플레이인 TFT-LCD에서는 백라이트가 소모 전력의 대부분을 차지하므로 백라이트의 세기를 줄이는 디밍 기법을 통한 전력 절감이 많이 시도되고 있으며, 이 때 일어나는 디스플레이 상 이미지의 밝기 저하로 인한 시각적 왜곡을 개선하는 이미지 보상 기법 연구가 동시에 진행되고 있다. 하지만 히스토그램 평활화와 같은 기존 이미지 보상 기법들은 인간 시각 만족도를 잘 충족하는 것에 한계점을 가진다. 본 논문에서는 히스토그램 명세화와 픽셀 보정의 결합을 통해 전력 절감과 함께 시각 만족도 개선 효과가 향상된 디밍 기법을 제안한다. 이 기법은 인간 시각을 만족하기 위해 탐색 알고리즘을 수행하므로, 빠른 이미지 처리를 위해 단순화한 계산을 통해 인간 시각 만족의 이미지를 얻어낼 수 있는 자동화 알고리즘을 포함한다. 실험 결과, 기존 백라이트 디밍에 비해 전력 절감 대비 높은 시각 만족도 개선을 보였다.

• 한국전자파학회논문지
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• 제21권9호
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• pp.1045-1049
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• 2010

본 논문에서는 2.4 GHz 대역에 적용할 수 있는 초 저전력 저잡음 증폭기를 TSMC 0.18 ${\mu}m$ RF CMOS 공정을 이용하여 설계하였다. 높은 이득과 낮은 전력 소모를 만족하기 위해서 전류 재사용 기법을 사용하였으며, subthreshold 영역에서 문턱 전압보다 낮은 바어이스 전압을 인가함으로써 초 저전력 특성을 구현하였다. 설계된 저잡음 증폭기는 2.4 GHz에서 13.8 dB의 전압 이득과 3.4 dB의 잡음 지수 특성을 나타냈으며, 0.9 V의 공급 전압으로 0.7 mA의 전류를 소모하여 0.63 mW의 초 저전력을 소모하는 결과를 얻었다. 칩 면적은 $1.1\;mm{\times}0.8\;mm$이다.

• 한국통신학회논문지
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• 제31권8A호
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• pp.790-797
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• 2006

IEEE 802.16e 표준은 sleep 모드와 idle 모드의 두 저전력 모드를(power saving mode: PSM) 정의하고 있다. 이들은 모드 천이시 단말과 망간 상태 정보 유지 여부에 따라 소모 전력 측면에서 성능이 달라진다. 따라서 802.16e 단말의 전력 소모 최적화를 위해서는 각 기법의 성능에 영향을 주는 요소들을 모두 고려한 상세한 성능분석이 필요하다. 본 논문에서는 단말의 이동성과 호 사용 빈도를 고려하여 소모 전력 측면에서 두 PSM의 성능분석 모델을 제안하고, idle 모드가 전력 소모 측면에서 sleep 모드보다 우수하다는 것을 보인다. 또한 분석 결과와 모의실험과의 비교를 통해 제안한 분석 모델의 타당성을 검증하였다.

• 전자공학회논문지CI
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• 제43권5호
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• pp.1-7
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• 2006

본 논문에서는 임베디드 시스템에서 사용되는 대표적 저전력 마이크로컨트롤러인 ATmega128을 대상으로 명령어 레벨의 소모전류를 측정, 모델링하였다. 마이크로컨트롤러가 소모하는 전류는 메모리의 접근 유무에 의해 차이가 나며, 메모리 접근 명령어가 메모리 비접근 명령어에 비해 내부 메모리 기준으로 17% 더 높은 전류소모를 나타낸다. 프로그램의 메모리 접근 명령어 사용빈도가 높을수록, 메모리 계층구조에서 낮은 계층의 정보를 접근할수록 프로그램의 전력소모는 비례한다고 관찰된다. 본 논문에서는 명령어 레벨의 소모전류모델화를 통하여 실제 프로그램의 전력소모를 예측, 분석하고 메모리 접근 명령어의 비율을 줄이는 방향으로 프로그램의 전력소모를 최적화한다. 또한 마이크로컨트롤러 기반 시스템에서 프로그램 실행 전력을 최적화할 수 있는 기법을 하드웨어와 소프트웨어 측면에서 다양하게 제안한다.

• 한국통신학회논문지
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• 제33권11C호
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• pp.940-948
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• 2008

본 논문에서는 휴대용 고속 무선 LAN 시스템에 적합한 저전력/저면적 MIMO-OFDM 기저대역 프로세서의 효율적인 하드웨어 구조를 제시한다. 고속 무선 LAN 시스템은 최대 수백 Mbps의 데이터 속도를 처리해야 하기 때문에 높은 시스템 클럭과 다중경로 구조를 사용하게 되는데, 이는 소모 전력과 구현 면적을 상승시키는 결과를 초래한다. 따라서 본 논문에서는 저전력으로 동작하면서도 동시에 하드웨어 부담을 줄인 고속 무선 LAN 시스템용 기저대역 프로세서의 하드웨어 구조를 제시한다. 이를 위해서 비트 병렬 처리 구조로 설계된 송신단 PLCP(TX-PLCP) 프로세서와 연산 복잡도를 효과적으로 감소시킨 심볼 검출기를 제안한다. 제안된 TX-PLCP 프로세서 구조는 비트 병렬 처리를 통해 동작 주파수를 감소시킴으로써 전력소모를 낮추는 효과를 얻을 수 있고, PMD 프로세서에서 가장 큰 면적을 차지하는 심볼 검출기는 수식 변형을 통해서 나눗셈 연산 및 제곱근 연산을 제거함으로써 저면적 설계를 가능하게 한다. 제안된 하드웨어 구조를 적용한 기저대역 프로세서는 Verilog HDL을 통해 설계 및 검증되었으며, 0.18um CMOS 공정을 통해 합성되었다. 합성결과, 병렬처리 구조를 적용한 TX-PLCP 프로세서는 비트 직렬 처리 구조에 비해 약 81% 감소된 전력에서 동작함을 확인하였고, 제안된 심볼 검출기는 나눗셈 및 제곱근 연산을 포함하는 심볼 검출 기법에 비해 약 18% 정도 하드웨어 복잡도가 감소함을 확인하였다.

• 한국전자통신학회논문지
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• 제17권4호
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• pp.671-678
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• 2022

근사 컴퓨팅은 정확한 결과 대신에 허용 가능한 정도의 부정확한 결과를 도출하는 연산 기법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 컴퓨팅 방식 중 하나이다. 본 논문에서는 근사 4-2 compressor와 향상된 전가산기를 사용하여 고집적·저전력·고속 근사 곱셈기를 제안하였다. 근사 4-2 compressor를 사용한 근사 곱셈기는 정확, 근사, 상수 수정 영역의 3개 영역으로 구성되어 있으며, 효율적인 부분 곱 감소 방식을 적용하여 각 영역의 크기를 조절하면서 성능을 비교하였다. 제안한 근사 곱셈기는 Verilog HDL로 설계하였고, 25nm CMOS 공정에서 Synopsys Design Compiler(DC)를 이용하여 면적, 전력, 지연시간을 분석하였으며, 기존의 근사 곱셈기에 비해 면적을 10.47%, 전력을 26.11%, 지연시간을 13% 줄였다.

• 전기전자학회논문지
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• 제19권1호
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• pp.87-93
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• 2015

본 논문에서는 디지털 패스가 없는 연산증폭기 공유 기법을 이용한 $145{\mu}W$, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기를 제안한다. 기존 구조는 아날로그와 디지털 패스를 사용한 구조로 첫 번째 적분기의 계수가 작다는 단점을 지연된 피드포워드 패스를 추가하여 개선하였다. 제안한 구조는 디지털 패스를 제거하여 첫 번째 적분기의 계수를 크게 하였고 연상증폭기 공유 기법을 이용하여 전력소모가 기준 구조보다 적다. 전원전압 1.8V, 신호대역폭 20KHz, 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 구조의 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 87dB, 전력소비는 $145{\mu}W$이다.