• 대한의용생체공학회:의공학회지
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• 제31권5호
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• pp.385-394
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• 2010

Automatic gain control(AGC) is used in hearing aids to compensate for the hearing level as to reduced dynamic range. AGC is consisted of the main 4 factors which are compression threshold, compression ratio, attack time, and release time. This study especially focus on each individual need for optimum release time parameters that can be changed within 7 certain range such as 12, 64, 128, 512, 2094, and 4096ms. To estimate the effect of various release time in AGC, twelve normal hearing and twelve hearing impaired listeners are participated. The stimuli are used by one syllable and sentence which have the same acoustic energy respectively. Then, each of score of the word recognition score is checked in quiet and noise conditions. As a result, it is verified that most people have the different best recognition score on specific release time. Also, if hearing aids is set by the optimum release time in each person, it is helpful in speech recognition and discrimination.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.89-96
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• 2004

넓은 범위의 전압-제어 발진기 및 자동 이득 조절기의 실현을 위한 고선형 전압-제어 전류원(VCCS) 회로를 제안하였다. 제안한 VCCS는 전압 입력을 위해 이미터 폴로워, 전류 출력을 위해 이미터가 결합된 두 개의 공통-베이스 증폭기, 그리고 넓은 범위의 전류 출력과 높은 선형성을 얻기 위해 두 증폭기를 결합한 전류 미러로 구성된다. VCCS의 회로는 별도의 바이어스회로가 없이 단지 5개의 트랜지스터와 1개의 저항기만 사용하였다. 시뮬레이션 결과 제안한 VCCS는 5V의 공급전압에서 1V에서 4.8V까지의 제어-전압에 대하여 최대 0A에서 300㎃까지의 전류를 출력할 수 있다. 0㎃에서 300㎃의 출력 전류의 최대 선형 오차는 1.4 %이였다.

• 전기학회논문지
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• 제65권5호
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• pp.831-835
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• 2016

In this paper, a dual-channel feed-forward transimpedance(TIA) array is realized in a standard $0.18-{\mu}m$ CMOS technology which exploits automatic gain control function to provide 40-dB input dynamic range for either detecting targets nearby or sensing imminent danger situations. Compared to the previously reported conventional feed-forward TIA, the proposed automatic-gain-control feed-forward TIA(AFF-TIA) extends the input dynamic range 25 dB wider by employing a 4-level automatic gain control circuit. Measured results demonstrate the linearly varying transimpedance gain of 47 to $72dB{\Omega}$, input dynamic range of 1:100, the bandwidth of $${\geq_-}670MHz$$, the equivalent input referred noise current spectral density of 6.9 pA/${\surd}$HZ, the maximum sensitivity of -26.8 dBm for $10^{-12}BER$, and the power consumption of 27.6 mW from a single 1.8-V supply. The dual-channel chip occupies the area of $1.0{\times}0.73mm^2$ including I/O pads.

• 전자공학회논문지 IE
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• 제47권4호
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• pp.1-9
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• 2010

초음파신호를 이용하여 두 물체 사이의 거리를 측정할 수 있도록 초음파신호를 발생시키고 이를 수신하여 증폭하는 프론트-앤드 IC를 설계하였다. 40[kHz]~300[kHz]의 초음파 신호를 발생시켜서 피에조진동자를 통해 간헐적으로 송신하는 회로와 피에조 수신기에서 받은 미세한 반사 신호를 증폭하여 노이즈를 제거한 후 처음 송신된 신호와의 시간 차이를 펄스폭으로 출력하고 이를 이용하여 물체사이의 거리를 계산할 수 있는 기능을 내장하였다. 본 설계에서는 두 가지 기술을 작용하여 기능을 개선하였다. 첫째, 주파수 자동조정(SFC) 회로이다. OTA회로의 gm을 가변시켜 초음파 신호발생기의 출력주파수와 수신단의 밴드패스필터의 중심주파수가 서로 연동되도록 조정해 줌으로써 신호 복원을 용이하게 하였다. 둘째, 가변 이득 조절회로(VGC)이다. 이 회로는 두 물체사이의 거리에 상관없이 수신되는 신호의 진폭이 일정하도록 동작하는 기능을 한다. 또한, 출력레벨변환회로를 적용하여 송신신호의 진폭을 40[V]로 상승시켜 측정거리를 늘리는 시도를 하였다. 시뮬레이션을 위한 공정은 0.6um] 급, 40[V] CMOS 공정을 사용하였다. 전원전압 5[V], 소비전력은 약 12[mW]정도이다. 회로의 규모가 최소화 되어 있고 외부소자 수를 줄였기 때문에 휴대형기기에 편리하게 사용할 수 있게 하였다.

• 전자공학회논문지S
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• 제36S권11호
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• pp.34-43
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• 1999

본 논문에서는 디지털 복합기에 사용할 수 있는 고속 영상처리 프로세스를 설계 및 구현하였다. 제안된 영상 처리 프로세스는 단일화 된 데이터 경로를 가진 이진화 알고리듬 아키텍쳐를 가진다. 외부 메모리 용량을 최소화하기 위해 화소별 파이프라인 구조를 가지고 있다. 쉐이딩 보정, 감마 보정, 자동이득조절과 같은 전처리 기능을 수행하고 CCD와 CIS를 구동한다. 전처리된 데이터는 확대/축소 과정을 거치고 다양한 이진화 알고리듬에 의해 이진화된다. 내장된 이진화 알고리듬은 단순이진화, 고대역 통과 필터링, 디더링, 오차확산법, 임계값이동 오차확산법이다. 이들 알고리듬의 구현은 임계값 이동 오차확산법에 기반을 두고 동일한 동작을 하는 회로들을 공유하도록 데이터 경로를 설계하였다. 이 구조를 구현함에 의해 제어의 복잡도와 게이트 카운터를 줄일 수 있다.

• 한국통신학회논문지
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• 제32권8A호
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• pp.785-793
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• 2007

본 논문에서는 TP 케이블을 이용하여 100Mbps의 전송 속도를 지원하는 100Base-TX Ethernet 수신기의 디지털 신호 처리부를 제안하였다. 제안하는 디지털 신호 처리부는 자동 이득 조절기, 심볼 동기 복원기, 적응 등화기, BLW 보정기로 구성되어 있으며 초기 위상에 상관없이 150m까지 $10^{-12}BER$이하의 성능을 보였다. 제안하는 신호 처리부는 일부 블록을 제외한 모든 부분을 디지털로 구현하였으며 적응 등화기와 BLW 보정기 연동 구조는 기존의 적응 등화기 에러 값을 이용하는 구조에 비하여 MSE가 약 1dB정도의 성능 향상을 가져왔다. 설계한 디지털 신호 처리부는 Verilog-HDL로 구현되었으며 삼성 $0.18{\mu}m$ 라이브러리를 사용하여 합성 결과 동작 속도는 7.01ns 이며 총 게이트 수는 128.528 게이트였다.

• 한국정보통신학회논문지
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• 제4권1호
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• pp.219-226
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• 2000

본 논문에서는 WLL 광대역 코드분할 다원 접속(Wideband CDMA) 시스템 기지국용 If(Intermediate Frequency) 송수신기의 설계 및 구현에 대하여 고찰하였다. 제작된 IF 송수신기는 송신단, 수신단, 국부발진기로 구성되었다. 처리되는 신호의 대역폭을 10MHz로 고려하여 IF 반송파는 40MHz로 설계하였으며, 측정 결과 IF 송신단의 출력 전력은 기저 대역 입력이 -10dBm $\pm3dB$ 일 때 40MHz에서 -5dBm $\pm3dB$, 수신단의 출력 전력은 IF 대역 입력이 -5dBm $\pm3dB$ 일 때 기저대역에서 -10dBm $\pm3dB$의 특성을 얻었다. 또한, 자동이득 조절 루프는 -7dBm에서 +2dBm까지의 9dB 입력 범위에서 동작하여 약 2dBm의 일정한 레벨을 출력시켰고, 1MHz부터 5MHz까지의 신호를 스윕시켜 IF시스템 내에서의 위상 변화를 관찰한 결과 위상 왜곡이 매우 적어 데이터 통신시스템에 적용이 가능함을 보였다.

• 한국위성정보통신학회논문지
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• 제2권2호
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• pp.64-68
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• 2007

본 논문에서는 기존의 GPS 항법 신호와 유럽에서 새롭게 추진되고 있는 갈릴레오 위성 항법 신호를 동시에 수신할 수 있는 광대역 고정밀 위성 항법 수신기의 RF 수신단 장치 설계 및 제작 결과에 대하여 기술하고 있다. 고정밀 광대역 위성 항법 수신기는 L - 대역 안테나, 항법 신호별 RF/IF 변환부, 그리고 고성능 기저대역 신호 처리부로 구성되어진다. L - 대역 안테나는 $1.1GHz{\sim}1.6\;GHz$를 수신할 수 있어야 하며, 항법 위성이 지평선 가까이에 있을 경우의 항법 신호를 수신할 수 있어야 한다. 갈릴레오 위성 항법 신호는 L1, E5, E6의 서로 다른 대역의 신호를 가지고 있으며, 신호 대역폭이 20MHz 이상으로 기존의 GPS위성 항법 신호보다 광대역이며, 따라서 수신기의 IF 주파수가 높아지며, 수신기의 처리 속도도 빨라져야 한다. 본 연구에서 개발한 수신기의 RF/IF 변환부는 단일 하향 변환기 구조의 디지털 IF 기술로 설계되었으며, IF 주파수는 위성 항법 신호의 최대 대역폭과 표본화 주파수 등을 고려하여 140MHz로 설정하였으며, 표본화 주파수는 112MHz로 설정하였다. RF/IF 변환부의 최종 출력은 디지털 IF 신호로서, IF 신호를 AD 변환기로 처리하여 얻게 된다. 본 연구에서 설계된 위성 항법용 고정밀 수신기 RF 수신단은 - 130 dBm의 입력 신호에 대하여 40dB Hz 이상의 C/N0 특성을 가지며, 40dB 이상의 동적 범위를 갖도록 자동 이득조절 장치가 포함되어 있다.

• 전자공학회논문지SC
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• 제40권1호
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• pp.19-29
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• 2003

본 논문에서는 기존의 방법과는 달리 4 단계의 보정 기법을 적용하여 미세한 적외선 (infrared : IR) 신호를 검출해내는 비냉각 적외선 센서 어레이를 위한 CMOS 신호 검출회로를 제안한다. 제안하는 신호 검출회로는 11 비트의 A/D 변환기 (analog-to digital converter : ADC)와 7 비트의 D/A 변환기(digital to-analog converter : DAC), 그리고 자동 이득 조절 회로 (automatic gain control circuit : AGC)로 구성되며, 비냉각 센서 어레이를 동작시키는 DC 바이어스 전류 성분, 화소간의 특성 차이에 의한 변화 성분과 자체 발열 (self-heating)에 의한 변화 성분을 포함하는 적외선 센서 어레이의 출력 신호로부터 미세한 적외선 신호 성분만을 선택적으로 얻어낸다. 제안하는 A/D 변환기에서는 병합 캐패시터 스위칭(merged-capacitor switching : MCS) 기법을 적용하여 면적 및 전력 소모를 최소화하였으며, D/A 변환기에서는 출력단에 높은 선형성을 가지는 전류 반복기를 사용하여 화소간의 특성 차이에 의한 변화 성분과 자체 발열에 의한 변화 성분을 보정할 수 있도록 하였다. 시제품으로 제작된 신호 검출회로는 1.2 um double-poly double-metal CMOS 공정을 사용하였으며, 4.5 V 전원전압에서 110 ㎽의 전력을 소모한다. 제작된 시제품으로부터 측정된 검출회로의 differential nonlinearity (DNL)와 integral nonlinearity (INL)는 A/D 변환기의 경우 11 비트의 해상도에서 ±0.9 LSB와 ±1.8 LSB이며, D/A 변환기의 경우 7비트의 해상도에서 ±0.1 LSB와 ±0.1 LSB이다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.65-73
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• 2003

본 논문은 진동형 각속도 검출 센서로부터 각속도 신호를 검출하는 애널로그 신호처리 ASIC의 구현에 관한 것이다. 각속도 검출 센서의 출력은 구조적으로 콘덴서의 용량변화로 나타나므로 이를 검출하기 위하여 전하 증폭기를 이용하였으며, 센서의 구동에 필요한 자체발진회로는 각속도 검출 센서의 공진 특성을 이용한 정현파 발진회로로 구현하였다. 특히 센서의 제조 공정으로 인한 특성 변화나 온도 변화와 같은 외부 요인에 의한 자체발진특성의 열화를 방지하기 위하여 자동이득조절회로를 사용하였다. 진동형 각속도 검출 센서의 동작특성에 의하여 진폭변조 형태로 나타나는 각속도 신호를 검출하기 위하여 동기검파회로를 사용하였다. 동기검파회로에서는 반송파의 크기에 따라 검파신호의 크기가 달라지는 현상을 방지하기 위하여 스위칭 방식의 곱셈회로를 사용하였다. 설계된 칩은 0.5㎛ CMOS 공정으로 구현하였으며, 1.2㎜×1㎜의 칩 크기로 제작되었다. 실험 결과 3V의 전원전압에서 3.6mA의 전류를 소비하였으며, 칩과 각속도 센서를 결합한 정상동작상태에서 직류에서 50㎐까지 잡음 스펙트럼 밀도는 -95 dBrms/√㎐에서 -100 dBrms/√㎐ 사이에 존재하였다.