• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.1
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• pp.1-6
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• 2009

The holding voltage of high-voltage devices under the snapback breakdown condition has been known to be much smaller than the operating voltage. Such characteristics cause high-voltage ICs to be susceptible to the transient latch-up failure in the practical system applications, especially when these devices are used as the ESD(ElectroStatic Discharge) power clamp circuit. A new latchup-free design of the ESD power clamp circuit with stacked-bipolar devices is proposed and successfully verified in a $0.35{\mu}m$ 3.3V/60V BCD(Bipolar-CMOS-DMOS) process to achieve the desired ESD level. The total holding voltage of the stacked-bipolar devices in the snapback breakdown condition can be larger than the operating voltage. Proposed power clamp operates safely because of the high holding voltage. From the measurement on the devices fabricated using a $0.35{\mu}m$ BCD Process, it was observed that the proposed ESD power clamp can provide 800% higher ESD robustness per silicon area as compared to the conventional clamps with a high-voltage diode.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.17 no.1
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• pp.35-40
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• 2007

Cobalt ($Co^{2+}$) doped yttria stabilized cubic zirconia (YSZ, $Y_2O_3\;:\;25{\sim}50wt%$) single crystals grown by a skull melting method were heat-treated in $N_2\;at\;1000^{\circ}C$ for 5 hrs. The reddish brown single crystals were changed into either violet or blue color, respectively. Before and after heat treatment, the Co-doped YSZ crystals cut for wafers (${\phi}6.5{\times}t\;2mm$) and round brilliant (${\phi}10mm$). The optical and structural properties were examined by UV-VIS spectrophotometer and XRD. These results are analyzed absorption by $Co^{2+}\;(^4A_2(^4F)\to{^4P})\;and\;Co^{3+}$, change of energy gap and lattice parameter.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.213-213
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• 2016

현재 반도체 산업에서는 디바이스의 고 집적화, 고 수율을 목적으로 패턴의 미세화 및 웨이퍼의 대면적화와 같은 이슈가 크게 부각되고 있다. 다중 패터닝(multiple patterning) 기술을 통하여 고 집적 패턴을 구현이 가능해졌으며, 이와 같은 상황에서 각 패턴의 임계치수(critical dimension) 변화는 패턴의 위치 및 품질에 큰 영향을 끼치기 때문에 포토마스크의 임계치수 균일도(critical dimension uniformity, CDU)가 제작 공정에서 주요 파라미터로 인식되고 있다. 반도체 광 리소그래피 공정에서 크롬(Cr) 박막은 사용되는 포토 마스크의 재료로 널리 사용되고 있으며, 이러한 포토마스크는 fused silica, chrome, PR의 박막 층으로 이루어져 있다. 포토마스크의 패턴은 플라즈마 식각 장비를 이용하여 형성하게 되므로, 식각 공정의 플라즈마 균일도를 계측하고 관리 하는 것은 공정 결과물 관리에 필수적이며 전체 반도체 공정 수율에도 큰 영향을 미친다. 흔히, 포토마스크 임계치수는 플라즈마 공정에서의 라디칼 농도 및 식각 선택비에 의해 크게 영향을 받는 것으로 알려져 왔다. 본 연구에서는 Cr 포토마스크 에칭 공정에서의 Cl2/O2 공정 플라즈마에 대해 O2 가스 주입량에 따른 식각 선택비(etch selectivity) 변화를 계측하여 선택비 제어를 통한 Cr 포토마스크 임계치수 균일도 향상을 실험적으로 입증하였다. 연구에서 사용한 플라즈마 계측 방법인 발광분광법(OES)과 optical actinometry의 적합성을 확인하기 위해서 Cl2 가스 주입량에 따른 actinometer 기체(Ar)에 대한 atomic Cl 농도비를 계측하였고, actinometry 이론에 근거하여 linear regression error 1.9%을 보였다. 다음으로, O2 가스 주입비에 따른 Cr 및 PR의 식각률(etch rate)을 계측함으로써 식각 선택비(etch selectivity)의 변화율이 적은 O2 가스 농도 범위(8-14%)를 확인하였고, 이 구간에서 임계치수 균일도가 가장 좋을 것으로 예상할 수 있었다. (그림 1) 또한, spatially resolvable optical emission spectrometer(SROES)를 사용하여 플라즈마 챔버 내부의 O atom 및 Cl radical의 공간 농도 분포를 확인하였다. 포토마스크의 임계치수 균일도(CDU)는 챔버 내부의 식각 선택비의 변화율에 강하게 영향을 받을 것으로 예상하였고, 이를 입증하기 위해 각각 다른 O2 농도 환경에서 포토마스크 임계치수 값을 확인하였다. (표1) O2 11%에서 측정된 임계치수 균일도는 1.3nm, 그 외의 O2 가스 주입량에 대해서는 임계치수 균일도 ~1.7nm의 범위를 보이며, 이는 25% 임계치수 균일도 향상을 의미함을 보인다.

• Journal of Sensor Science and Technology
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• v.6 no.3
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• pp.200-206
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• 1997

Using $SiCl_{2}H_{2}$, $NH_{3}$ and $N_{2}O$, we have fabricated silicon oxynitride ($Si_{x}O_{y}N_{z}$) layers on thermally oxidized silicon wafer by low pressure chemical vapor deposition. Three different compositions were achieved by controlling gas flow ratios($NH_{3}/N_{2}O$)) to 0.2, 0.5 and 2 with fixed gas flow of $SiCl_{2}H_{2}$. Ellipsometry and high frequency capacitance-voltage(HFCV) measurements were adapted to investigate the difference of the refractive index, dielectric constant, and composition, respectively. Regardless of nitride content, silicon oxynitrides had similar stability to silicon nitrides. The relative standing of alkali ion sensitivity in silicon oxynitride layers was influenced by nitride content. The better alkali ion-sensitivity was achieved by increasing oxide content in bulk of silicon oxynitrides.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.56-56
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• 2009

반도체 device가 점점 고집적화, 다층화 되면서 막질의 평탄화를 위한 CMP (chemical mechanical planarization) 공정은 반도체 제작 공정에서 필수 요건이 되었다. 특히 pad conditioning은 CMP 공정 중, 막질의 제거율과 균일도를 유지시키기 위한 중요한 공정이다. 하지만, conditioner를 장시간 사용할 경우 slurry residue와 같은 잔류 오염물질들이 conditioner의 표면의 오염을 유발할 수 있고 이로 인해 conditioner의 수명이 단축되거나 웨이퍼 표면에 결함을 유발할 수도 있다. 본 연구에서는 이를 방지하기 위해 vapor SAM을 이용하여 Ni conditioner 표면에 소수성 박막을 증착하여 오염여부를 평가해 보았다. 먼저, Ni wafer를 이용하여 증착 온도와 압력에 따라 소수성 박막을 증착하여 표면특성을 평가해 보았다. 증착전과 후에 Ni wafer 표면의 접촉각은 contact angle analyzer (Phoenix 400, SEO, Korea)를 이용하여 측정하였다. 박막 표면 형상과 거칠기는 AFM (XE-100, PSIA, Korea)를 이용하여 평가되었고 묘면 성분 분석을 위해 FT-IR (Nicolet 6700, Thermo Scientific, USA)이 사용되었다. SEM (S-4800, Hitach, Japan)은 박막 증착 전과 후의 conditioner를 이용하여 실제 conditioning후 conditioner 표면의 particle 오염정도를 관찰하기 위해 사용되었다. 또한, conditioner 표면에 실제 오염되어있는 particle 개수를 평가하기 위해 particle size analyzer (Accusizer 780A, Particle Sizing Systems Co., USA)을 사용하였다. 본 실험을 통해 최적 증착 조건을 확립하였으며 실제 conditioner 표면에 소수성 박막을 증착 후 $100^{\circ}$ 이상의 높은 contact angle을 확인할 수 있었다. 또한, 소수성 박막이 증착된 conditioner의 경우 실제 conditioning후 표면 particle 오염이 현저히 감소되었음을 확인할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.11
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• pp.781-790
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• 2001

The effects of silicon substrate thickness on the performance of thin film PZT IR detectors are theoretically and experimentally investigated. Theoretical analyses show that the pyroelectric current responsivity of a detector without a silicon substrate is about two orders higher than that of a detector with a 450${\mu}{\textrm}{m}$ thick silicon substrate. At a fixed chopping frequency of 100Hz, the pyroelectric current responsivity decreases exponentially with increasing silicon substrate thickness up to 50${\mu}{\textrm}{m}$, and above 50${\mu}{\textrm}{m}$ the decreasing rate become slow. The thinner the silicon substrate is, the less the thermal loss by conduction is , and thus the higher responsivity is resulted. To verify the theoretical analyses, micromachined PZT thin film IR detectors with different silicon substrate thicknesses are fabricated and characterized. The theoretical and experimental results show the similar tendencies for all silicon substrates with varying thickness.

• Journal of the Korean Vacuum Society
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• v.13 no.1
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• pp.39-45
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• 2004

Ultraviolet-nanoimprint lithography (UV-NIL) is a promising method for cost-effectively defining nanoscale structures at room temperature and low pressure. A 5${\times}$5${\times}$0.09 in. quartz stamp is fabricated using the etch process in which a Cr film was employed as a hard mask for transferring nanostructures onto the quartz plate. FAS(Fluoroalkanesilane) is used as a material for anti-adhesion surface treatment on the stamp and a thin organic film to improve adhesion on a wafer is formed by spin-coating. The low viscosity resin droplets with a nanometer scale volume are dispensed on the whole area of the coated wafer. The UV-NIL experiments have been performed using the EVG620-NIL. 370 nm - 1 m features on the stamp have been transferred to the thin resin layer on the wafer using the multi-dispensing method and UV-NIL process. We have measured the imprinted patterns and residual layer using SEM and AFM to evaluate the potential of the process.

• Journal of the Korean Vacuum Society
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• v.16 no.3
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• pp.187-191
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• 2007

In this paper, the catalyst layer is deposited on silicon substrate using magnetron sputtering system and carbon nanotubes(CNTs) were grown in $NH_3\;and\; C_2H_2$ gas by hot-filament plasma enhanced chemical vapor deposition (HFPECVD) system. A growth temperature of carbon nanotubes was changed from $350^{\circ}C\;to\;650^{\circ}C\;by\;100^{\circ}C$. We observed the shape of CNTs by a field-emission scanning electron microscope(FE-SEM) measurement and analyzed the surface characteristic of CNTs layer by contact angle measurement. That is, the growth temperature of CNTs is the important factor leads to the variation of the properties.

• Korean Journal of Materials Research
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• v.4 no.4
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• pp.379-384
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• 1994

Room-temperature photoluminescent porous Si has been formed by etching Si wafer u-ith the solution of $HF:HNO_{3}: H_{2}O$=l : 5 : 10. We have observed photoluminescence(PL) spectra similar to those reported recently for porous-Si films formed by anodic etching with HF solutions. We have also investigated the dependence of PI, spectra on the etching time which was varied from 1 to 10 minutes. We found that 5-minute etching gave us the strongest PL intensity. We also found by atomic force microscopy( AFM) measurements that the surface fearure size became smaller for longer etching time and the average feature size of the etched Si wafer for 5-minute was about 1, 500~2, 000$\AA$. This indicates that the surface feature of the etched porous Si affects the PL intensity of the sample.

• 한국신재생에너지학회:학술대회논문집
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• 2011.05a
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• pp.121.1-121.1
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• 2011

현재 상용화되고 있는 단결정 실리콘 태양전지는 알루미늄 페이스트를 이용하여 후면의 전 영역에 전계를 형성한다. 최근에는 고효율을 얻기 위하여 후면에 패시베이션 효과와 장파장에 대한 반사도를 증가 시키는 SiNx막을 증착 후, 국부적으로 전계를 형성하는 국부 후면 전극(Local back surface field)기술이 연구되고 있다. 본 연구에서는 전면만 텍스쳐 된 단결정 실리콘 웨이퍼를 이용하였다. Plasma Enhanced Chemical Vapor Deposition(PECVD)를 이용하여 전,후면에 SiNx를 증착 하였고 후면의 국부적인 전극 패턴 형성을 위하여 SiNx 식각용 페이스트를 사용한 스크린 프린팅 기술을 이용하였다. 스크린 프린팅을 이용하여 패턴이 형성된 후면에 알루미늄을 인쇄 한 후 Rapid Thermal Process(RTP)를 이용하여 소성 공정 조건을 변화시켰다. 소성 조건 동안 형성되는 후면 전계층은 peak 온도와 승온속도, 냉각 속도에 따라 형상이나 특성이 변화하기 때문에 소성 조건을 변화시키며 국부적 후면 전계 형성의 최적화에 관한 연구를 수행하였다. 패이스트를 이용하여 SiNx를 식각 후 광학 현미경(Optical Microscopy)을 사용하여 SiNx의 식각 유무를 살펴보았고, RTP로 형성된 국부 전계층의 형성 두께, 주변 부분의 형상을 살피기 위해 도핑 영역을 혼합수용액으로 식각하여 주사 전자 현미경(SEM)을 이용하여 관찰 하였다. 또한 후면의 특성을 살펴보기 위해 분광 광도계(UV/VIS/NIR Spectrophotometer)를 사용하여 후면 SiNx층의 유무에 따른 반사도를 비교, 측정 하였다.