• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.3 s.345
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• pp.33-39
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• 2006

In this paper we propose the Modified Karatsuba-Ofman algorithm for polynomial multiplication to polynomials of arbitrary degree. Leone proposed optimal stop condition for iteration of Karatsuba-Ofman algorithm(KO). In this paper, we propose a Non-Redundant Karatsuba-Ofman algorithm (NRKOA) with removing redundancy operations, and design a parallel hardware architecture based on the proposed algorithm. Comparing with existing related Karatsuba architectures with the same time complexity, the proposed architecture reduces the area complexity. Furthermore, the space complexity of the proposed multiplier is reduced by 43% in the best case.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.48 no.5
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• pp.123-128
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• 2011

In this paper, we design the CA-CFAR processor using a root-square approximation approach and a fixed-point operation to improve hardware complexity and reduce computational effort. We also propose CA-CFAR processor with multi-window, which is capable of concurrent parallel processing. The proposed architecture is synthesized and implemented into the FPGA and the performance is compared with the conventional processor designed by root-square libarary licensed by FPGA corporation.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.259-262
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• 2000

본 논문은 전탐색 블럭매칭 움직임추정 VLSI 구조에서 클럭당 두연산(하나는 클럭의 상향에지, 하나는 하향에지에서 동작)을 수행하는 PE(Processing Element)를 교번적으로 결선, 클럭의 상향에지는 물론 하향에지에서도 동작하도록 하는 방식으로 클럭 사이클수를 줄이는 VLSI 구조를 제안한다 기존 구조에 그대로 적용되는 본 방법은 공급 데이타폭이 2 배, PE 의 HW 복잡도가 1.5 배 절대차 합 연산의 복잡도가 2 배로 늘어나 전체 하드웨어가 복잡해지나, PE수를 2배로 하여 클럭사이클수를 줄이는 방법에 비해서는 매우 효율적이다. 본 제안 구조는 계층적 움직임 추정 알고리듬을 사용한 MPEG-2 움직임 추정기 개발의 설계에 적용하여 기능과 HW 복잡도를 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.405-407
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• 1999

WFQ(Weighted Fair Queuing)은 지연이나 공평성의 특성에 있어서 이상적인 트래픽 스케줄링 알고리즘으로 간주되었다. N세션에 서비스를 제공하는 WFQ 스케줄러의 스케줄링 연산은 각 패킷 전송 시간당 O(n)의 계산 복잡도를 가지며, 구현 또한 복잡하다. Self-Clocked Fair Queuing과 같은 WFQ 알고리즘의 구현을 간단히 하고자 하는 노력은 지연범위나 특성에 영향을 주게 되어 다양한 트래픽이 제공되는 경우 각 트래픽의 공평성을 지원해주지 못한다. 그러므로 지연이나 지연 변이 측면에서 공평성을 지원하고 구현상의 계산 복잡도를 줄인 스케줄링 알고리즘이 필요하게 되었다. ATM 다중화기의 셀 스케줄링 알고리즘 역시, ATM의 특성상 다양한 특성의 서비스를 제공하기 위해서, 다양한 특성의 트래픽에 대한 공평성을 제공하는 새로운 알고리즘의 연구가 필요하다. 이 논문에서는 ATM 스위치 내의 다중화기에서 사용되는 새로운 셀 스케줄링 알고리즘을 제안하고 실험을 통해 이 알고리즘의 성능을 검증하고자 한다. 이 알고리즘은 여러 개의 우선 순위 큐를 갖고, 각 우선순위 큐마다 스케줄링 연산이 O(1)의 계산 복잡도를 갖는 Parallel Priority Queuing 알고리즘이다.

• Journal of IKEEE
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• v.18 no.1
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• pp.165-171
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• 2014

This paper presents a low complexity QR decomposition (QRD) architecture for MIMO detector. In the proposed approach, various CORDIC-based QRD algorithms are efficiently combined together to reduce the computational complexity of the QRD hardware. Based on the computational complexity analysis on various QRD algorithms, a low complexity approach is selected at each stage of QRD process. The proposed QRD architecture can be applied to any arbitrary dimension of channel matrix, and the complexity reduction grows with the increasing matrix dimension. Our QR decomposition hardware was implemented using Samsung $0.13{\mu}m$ technology. The numerical results show that the proposed architecture achieves 47% increase in the QAR (QRD Rate/Gate count) with 28.1% power savings over the conventional Householder CORDIC-based architecture for the $4{\times}4$ matrix decomposition.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.13 no.5
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• pp.179-187
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• 2003

Recently efficient implementation of finite field operation has received a lot of attention. Among the GF($2^m$) arithmetic operations, multiplication process is the most basic and a critical operation that determines speed-up hardware. We propose a hardware architecture using Mastrovito method to reduce processing time. Existing Mastrovito multipliers using the special generating trinomial p($\chi$)=$x^m$+$x^n$+1 require $m^2$-1 XOR gates and $m^2$ AND gates. The proposed multiplier needs $m^2$ AND gates and $m^2$＋($n^2$-3n)/2 XOR gates that depend on the intermediate term xn. Time complexity of existing multipliers is $T_A$+( (m-2)/(m-n) +1+ log$_2$(m) ) $T_X$ and that of proposed method is $T_X$＋(1＋ log$_2$(m-1)＋ n/2 ) )$T_X$. The proposed architecture is efficient for the extension degree m suggested as standards: SEC2, ANSI X9.63. In average, XOR space complexity is increased to 1.18% but time complexity is reduced 9.036%.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2003.11a
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• pp.7-10
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• 2003

인터프레임 웨이블렛 부호화(Interframe Wavelet Coding)는 3D 서브밴드(Subband) 부호화라고도 하며, 기존의 DCT기반 Hybrid 동영상 부호화 방식에 비해 압축 효율이 우수하고. 특히 스케일러빌리티 기능이 뛰어난 부호화 방법이다. 인터프레임 웨이블렛 부호화 방법에서 복호화 과정 중 가장 연산 량이 많이 요구되는 역(inverse) 웨이블렛 변환이다 역 웨이블렛 변환의 연산 량은 복호화 과정에서 적용된 웨이블렛 변환과 동일한 연산량을 요구한다. 이는 순방향과 역방향에서 동일 길이의 필터와 분해 레벨을 사용해야 하기 때문이다. 이 웨이블렛 변환의 연산 량을 줄이기 위해 본 논문에서는 기존의 시간 밴드 영상에 대해 동일 한 웨이블렛 필터를 사용하여 공간 웨이블렛 필터를 적용하던 것을. 로우밴드에는 9/7 필터를 적용하고 하이 밴드에는 Haar필터를 사용하는 방법을 제안한다. PSNR 실험에서 기존의 9/7 필터만을 사용하는 경우와 비교한 결과 거의 차이가 없었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.1461-1464
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• 2004

본 논문에서는 LAN 상에서 유휴 PC들을 사용하여 PC Cluster를 구성한 후 이를 사용한 내용기반의 화상 정보 검색(CBIR) 시스템에 관한 연구를 수행하였다. LAN 상의 유휴 PC 들은 인터넷상의 연산 자원들보다 안정되고 신뢰성이 있기 때문에 복잡한 보안 기법을 사용하지 않아도 되며 또한 연산시간이 유휴시간으로 고정되어 있기 때문에 네트워크의 부하 및 노드의 부하를 고려하는 복잡한 부하 균등화 기법이나 스케쥴링 기법이 필요로 하지 않는 특징을 갖는다. 내용기반의 화상 정보 검색은 화상 데이터의 대용량 특징으로 인해 화상 특징 추출 및 유사도 계산을 위해 많은 연산을 필요로 한다. 특히 다양한 내용기반의 정보 검색 서비스를 지원하기 위해 다중 특징(Multiple Features)을 동시에 추출하고자 할 때 연산시간은 급격히 증가한다. 따라서 이러한 내용 기반의 화상 정보 검색 시스템을 구현하기 위해 저비용의 고성능의 PC Cluster를 사용하여 전체 연산시간을 단축하고 실시간 정보검색이 가능하도록 하는 연구를 수행 하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.442-444
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• 2016

과거에 비해 비약적으로 생산되는 공간 데이터에 대한 처리를 위한 공간 연산은 빠른 처리 응답성을 요구하는 경우가 많다. 그래서 최근 하둡(Hadoop)과 같은 빅데이터 처리 시스템을 이용하여 처리하고자 하는 시도가 많다. 한편, 공간 조인은 데이터 분할(Partitioning)과 공간 색인의 이용 여부, 여과 단계와 정제 단계를 거치는 등 그 복잡도가 강한 공간 연산이다. 그래서 빅데이터 처리 시스템을 이용한 공간 조인의 처리 방식은 매우 다양하다. 그러나 지금까지 이러한 공간 조인의 처리 방식에 다른 리소스 활용에 대한 비교는 거의 없다. 이 논문에서는 다양한 공간 연산의 수행 방법에 따른 빅데이터 시스템 클러스터에서 데이터 전송 방식을 고찰하고 데이터 전송에 따른 네트워크 리소스의 효율적인 사용 방안을 제안하고자 한다. 구체적으로 단일할당과 다중할당 색인 기법의 비교, 파티셔닝 방법의 비교, 맵리듀스 시스템의 태스크 할당 방법에 따른 비교를 통해 다양한 연산 유형에 따른 공간 조인의 처리 방안 선정에 고려 요소를 제시하고자 한다.

• Review of KIISC
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• v.12 no.3
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• pp.48-56
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• 2002

전자상거래의 트래픽이 엄청나게 증가하고 많은 사용자들이 안전한 온라인 거래를 요구함에 따라 고속 암호연산 프로세서의 필요성은 증대되고 있다. 고속 암호연산 프로세서란 복잡한 연산이 많은 암호방식의 연산 속도를 가속시키기 위한 보조프로세서이다. 본 고에서는 암호 사업분야 중 고속 암호연산 프로세서의 필요성을 알아보고 국내·외제품들을 분류한 뒤 프로세서들의 기능, 성능비교 및 안전성을 위주로 조사·분석하였다. 또한 고속 암호연산 프로세서의 전망 및 발전방향을 알아보고 프로세서가 사용되는 SSL가속기, IPSec가속기, HSM, 스마트카드 제품들의 성능을 위주로 소개하기로 한다.