• Proceedings of the KIEE Conference
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• 2008.04a
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• pp.79-80
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• 2008

본 논문은 FPGA 기반에서 실수형 프로세서의 설계 및 구현에 대한 내용과 이를 이용하여 휴머노이드 로봇 팔의 위치제어를 위한 PD 제어기반의 신경회로망 제어기의 구현에 대한 내용이다. 설계된 프로세서는 명령어 기반의 처리를 통해 산술 연산 뿐만 아니라 로봇의 제어에 사용되는 외부 모듈의 사용이 가능하도록 설계하였으며, 신경회로망 구현에 사용되는 지수함수를 효율적으로 근사화하기 위한 Taylor series를 이용한 알고리즘을 하드웨어 레벨에서 구현하였다. 휴머노이드 로봇 팔의 위치 추종을 위해 고전적인 PD 제어기를 설계하고 PD 기반의 신경회로망 제어기를 설계하였다. 로봇 팔의 6축 제어를 위한 신경회로망 제어기에 요구되는 많은 연산을 감당하도록 하기 위해 설계된 프로세서를 통해 정의된 프로그래밍언어로 제어 프로그램을 작성하였다. PD 제어기와 PD 기반의 신경회로망 제어기를 하드웨어에 설계하여 로봇팔의 위치 추종을 실험하였으며 성능을 비교 검증하였다. 프로세서는 Altera의 Stratix II EP2S180 DSP development board에 구현되었으며 실험적으로 25MIPS의 성능을 가지는 것으로 나타났다.

• Proceedings of the Optical Society of Korea Conference
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• 2005.02a
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• pp.86-87
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• 2005

• Proceedings of the Optical Society of Korea Conference
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• 1999.08a
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• pp.42-43
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• 1999

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.915-918
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• 2003

본 논문에서는 높은 슬루율을 가지고 전압편차 (offset)보상 기능을 가지면서도 전력소모가 적은 고계조 TFT-LCD 데이터 드라이버 구동용 단일이득 연산증폭기(unit gain op-amp)의 바이어스 회로 및 구동 방법을 제안하였다. 제안한 단일이득 연산증폭기는 일반적으로 사용되고 있는 전압편차 보상기능을 가진 단일이득 연산증폭기에 adaptive bias기능을 추가한 것으로써, 기존 구조에 비해 50%이상의 소비 전력 절감 효율을 보였다.

• Journal of KIISE:Databases
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• v.27 no.4
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• pp.682-694
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• 2000

이 논문에서는 고차원 색인 구조를 위한 동시성 제어 기법을 설계하고 이를 구현한다. 일반적으로 고차원 색인구조에서는 삽입보다 탐색연산이 빈번하고 탐색연산의 수행은 질의의 특성상 매우 많은 노드를 접근하다. 제안하는 동시성 제어 알고리즘에서는 이런 특성을 고려하여 탐색 연산의 지연이 최소가 되도록 한다. 또한 인덱스의 성능향상을 위해 재삽입 연산을 이용하는 고차원색인 구조를 고려하여 재삽입 연산 수행중에도 정확한 탐색을 보장할 수 있는 방법을 지원한다. 제안하는 동시성 제어 알고리즘을 CIR-Tree에 적용하여 실제 상용 DBMS의 하부 저장 시스템인 MiDAS-III에서 구현한다. 실험을 통하여 제안된 동시성 제어기법이 기종 동시성 제어 기법보다 성능이 우수함을 보인다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.5
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• pp.228-235
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• 2001

본 논문에서는 분산메모리를 가진 병렬 컴퓨터에서 밀집 행렬 연산을 위한 PoLAPACK 패키지를 소개한다. PoLAPACK은 새로운 연산 기법을 적용한 LU, QR, Cholesky 인수분해 알고리즘들을 포함하고 있다. 블록순환분산법으로 분산되어 있는 행렬에 알고리즘적인 블록 기법(algorithimic blocking)을 적용하여, 실제 행렬의 분산에 사용된 블록의 크기와 다른, 최대의 성능을 보일 수 있는 최적의 블록 크기로 연산을 수행할 수 있다. 이러한 연산 방식은 분산되어 있는 원래의 행렬 A의 순서를 따르지 않으며, 따라서 최적의 블록 크기로 연산을 수행한 후에 얻어진 해 x를 원래 행렬 분산법을 따라서 재배치하여야 한다. 본 연구는 Cray T3E 컴퓨터에서 구현하였으며 ScaLAPACK의 인수분해 루틴들과 그 성능을 비교.분석하였다.

• Journal of KIISE:Software and Applications
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• v.26 no.4
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• pp.473-486
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• 1999

본 논문에서는 복합개체 계층구조의 재구성을 지원하는 객체지향 데이터베이스 스키마 버전모델을 제안한다. 이 모델은 풍부한 기본 스키마(Rich Base Schema)개념에 기반한 스키마 버전 모델 RIBS를 확장한다. RiBS 모델에서 각 스키마 버전은 하나의 기본 스키마에 대한 갱신가능한 클래스 계층구조 뷰이고 , 이 기본 스키마는 모든 스키마버전들에서 필요로 하는 스키마 정보를 갖고 있다. 본 논문에서는 스키마 버전의 복합객체 계층구조의 재구성을 위한 스키마 진화연산들을 도입하고, 이 연산들의 의미를 설명한다. 그리고 이 연산들을 통해 재구성된 복합개체 계층구조에서 대한 질의의 처리 방안을 다룬다. 또 한, 둘 이상의 스키마 버전 통합시 발생하는 복합객체 재구성 연산들에 의한 충돌현상을 설명하고 해결책을 제시한다. 본 논문의 독창성은 1) 복합객체 계층구조의 재구성을 위한 연산들을 최초로 도입한 점과 2) 확장된 RiBS 모델이 객체지향 데이터베이스의 데이터독립성(data independence)을 제공한다는 점이다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.18-20
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• 2000

캐리-세이브 가산기(CSA)는 연산식의 빠른 수행을 위해 가장 일반적으로 쓰이는 연산기중에 하나이다. 일반적인 CSA 적용의 근본적인 한계로는, 연산 회로중에 바로 덧셈 연산으로 변환되는 부분만이 적용이 가능하다는 사실이다. 이러한 제한점을 극복하기 위하여, 우리는 간단하고도, 효율적인 CSA 변환 방법을 제시한다. 이들은(1) 멀티플랙서를 포함한 최적화, (2) 회로 경계를 포함한 최적화, (3) 곱셈기를 포함한 최적화이다. 이러한 방법을 포함하여, 우리는 전체적인 회로에서 CSA를 충분히 사용할수 있는 새로운 지연시간 최적화를 목표로 하는 CSA 변환 방법을 만들어 내었다. 실험에서는 실제적인 여러 회로에 대해 제시된 방법이 효율적임을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.47 no.1
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• pp.42-46
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• 2010

Encapsulation for information security is often carried out in Galois field in the form of arithmetic operations. This paper proposes how to efficiently perform exponentiation of arithmetic information on Galois field. Especially, by improving an existing bit-parallel exponentiator to exclude elements with heavy gate counts and to take advantage of system constants, this paper proposes how to implement a VLSI architecture with high performance even for large m.