• Convergence Security Journal
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• v.16 no.7
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• pp.113-120
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• 2016

This paper presents a new high-speed SHA-1 pipeline architecture having a computation delay close to the maximum critical path delay of the original SHA-1. The typical SHA-1 pipelines are based on either a hash operation or unfolded hash operations. Their throughputs are greatly enhanced by the parallel processing in the pipeline, but the maximum critical path delay will be increased in comparison with the unfolding of all hash operations in each round. The pipeline stage logics in the proposed SHA-1 has the latency is similar with the result of dividing the maximum threshold delay of a round by the number of iterations. Experimental results show that the proposed SHA-1 pipeline structure is 0.99 and 1.62 at the operating speed ratio according to circuit size, which is superior to the conventional structure. The proposed pipeline architecture is expected to be applicable to various cryptographic and signal processing circuits with iterative operations.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06c
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• pp.49-52
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• 2011

모바일 폰에서는 데이터 저장을 위해 낸드 플래시 메모리가 널리 사용하고 있다. 그리고 제한된 리소스 환경임에도 데이터의 효율적인 관리를 위해 임베디드 데이터베이스 시스템을 탑재하는 모델이 점차 늘고 있다. 플래시 메모리의 쓰기 연산은 읽기 연산에 비해 고비용의 연산이며 쓰기 연산이 많을수록 빈 블록을 더 빠르게 소모시켜 고비용의 지우기 연산을 유도하므로 성능 저하를 유발하는 특징이 있다. 본 논문에서는 리소스가 제한적인 모바일 폰에 적용되는 데이터베이스에서의 쓰기 연산 최소화를 위한 지연 갱신 기법을 제안한다. 이 기법은 기존의 그림자 페이지 기법을 모바일 환경에 맞도록 변형하여 플래시 메모리의 쓰기 및 지우기 연산을 감소시켜 데이터베이스의 성능을 향상 시킨다.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.101-104
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• 2004

R-Tree 색인은 기존의 공간 데이터베이스관리시스템에서 공간 데이터 검색을 위하여 많이 사용되고 있는 공간 색인기법이다. 하지만 R-Tree 색인에서 기존의 잠금(Lock) 기반 동시성 제어는 갱신연산의 잠금으로 인해 검색연산의 블록킹 오버헤드(blocking overhead)가 발생한다. 본 논문에서는 R-Tree 색인에서 검색연산의 블록킹 오버헤드의 주요 원인이 되는 노드 분할 연산과 MBR(Minimum Bounding Rectangle) 갱신연산에 대해 각각 노드단위와 노드엔트리 단위의 버전(Version)을 생성하고 유지하여 동시에 발생하는 검색연산이 갱신연산으로 인한 지연이 없이 자신에 알맞은 버전을 읽음으로써, 검색성능을 높일 수 있는 버전 기반의 동시성 제어 기법을 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.128-130
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• 2000

B+-Tree는 데이트베이스 관리 시스템에서 대용량의 데이터를 관리하기 위해 가장 널리 사용되는 인덱스이다. 그런 기존의 B+-Tree는 데이터베이스의 초기 구성 및 재구성시 많은 비용이 들고, 또한 삭제 연산의 빈번한 발생시 색인 구조 변경연산의 발생빈도가 높아져 동시성이 떨어진다는 단점이 있다. 이러한 문제점을 해결하기 위해서 기존 대부분의 데이터베이스 관리시스템에서는 일괄구성과 지연삭제를 이용하고 있으나, 동시성 및 회복에 대한 처리가 미흡하여 실제 시스템에 적용하기에는 문제가 있다. 따라서 본 논문에서는 일괄구성과 지연삭제 방법을 적용한 B+-Tree에서의 동시성 및 회복기법을 제안한다. 제안된 기법은 일괄구성 시에 잠금의 부하와 연속적인 철회(Cascade Rollback)가 없고, 또한 지연 삭제기법을 확장함으로써 빈 페이지 리스트 관리에 대한 부하가 없으며, 삭제 연산에 대한 회복 시 논리적 복귀(Logical Undo)가 빨라지고 구현이 간단해진다는 장점이 있다.

• Proceedings of the KIPE Conference
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• 2007.07a
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• pp.223-225
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP (Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시간을 감소시킬 수 있다. 이는 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반의 전류 제어기의 성능은 실험을 통해 검증되었다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.843-846
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• 1998

산술연산을 수행하는 가산기는 ALU(arithmetic logic unit)의 성능을 좌우하는데 매우 중요한 역할을 하며, 어떠한 캐리 생성 방식을 사용하는냐에 따라 그 성능이 결정될 수 있다. RCA(Ripple carry adder)는 간단하고, 쉬운 설게로 널리 사용되자만, 캐리의 전파지연 문제로 인해 고속의 가산기 응용에의 부적합하다. 또한, CLA(carry lookahead adder)방식의 가산기는 캐리의 지연시간이 가산기의 단수와 무관하므로, 연산속도를 높일 수 있는 장점이 있지만 더하고자 하는 bit의 수가 클수록 회로가 매우 복잡해지는 큰 단점을 가지고 있다. 따라서, 본 논문에서는 간단하면서도 성능이 우수한 64bit 가산기를 설계하고 시뮬레이션을 통하여 설계된 회로의 우수성을 증명하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.06a
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• pp.175-178
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• 2022

본 논문은 고차 계층 변조, 즉 계층 64QAM의 연판정 비트 검출을 위한 단순화된 연산 방법을 다룬다. 이는 기존 계층 변조의 연판정 비트, 즉 LLR(Log-Likelihood Ratio)값의 근사를 통해 불필요한 연산을 줄여 이에 필요한 지연시간을 줄일 수 있다. 또한 제안된 기법은 기존의 연판정 비트 검출 기법과 매우 유사한 비트 오류율(BER: Bit Error Rate) 성능을 유지하기 때문에 연판정 비트를 활용하는 방송 및 통신 시스템에 폭넓게 적용될 수 있을 것으로 기대한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.131-133
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• 2000

이 논문에서는 다차원 색인 구조에서 질의를 지연시키는 주된 요인인 노드 분할연산과 MBR(Minimun Bounding Regions)변경 연산에 대해 효율적으로 대처하는 동시성 제어 기법을 제안한다. 분할 시 탐색이 지연되는 시간을 최소화 하기 위해 대부분의 과정에서 질의와 호환되는 공유 래치를 획득한 후 수행하고 분할이 발생된 노드에 엔트리들이 복사되는 동안만 배타 래치를 획득하는 방법을 사용한다. MBR 변경 연산의 동시성을 높이기 위해 부분적인 잠금 결합을 사용한다. 즉, MBR 변경 연산중 주로 발생되는 MBR이 증가되는 삽입연산은 잠금 결합을 수행하지 않고, 감소되는 삭제 연산만 잠금 결합을 수행한다. 또한 성능 평가를 통하여 제안된 동시성 제어 기법이 GiST의 동시성 제어 알고리즘에 비해 처리율 관점에서 성능이 우수함을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.427-431
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• 2007

플래시 메모리는 강한 내구성과 소형화, 대용량화라는 특성 때문에 임베디드 시스템 및 관련 기기에서 널리 사용되고 있다. 플래시 메모리는 지움 횟수 제한이 있고 제자리 업데이트 시 지움 연산이 선행되어야 한다. 또한, 쓰기 단위에 비해 지움 단위가 커서 연산시간이 많이 걸리며, 지움 대상 블록이 많은 경우에는 쓰기 연산 지연의 원인이 된다. 본 논문에서는 이러한 쓰기 연산 지연을 예방하기 위하여 쓰기 연산량에 따라 지움 연산을 제어하는 효율적인 가비지 컬렉션 기법을 제안하고, YAFFS에 구현하여 성능 평가를 하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.18-20
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• 2000

캐리-세이브 가산기(CSA)는 연산식의 빠른 수행을 위해 가장 일반적으로 쓰이는 연산기중에 하나이다. 일반적인 CSA 적용의 근본적인 한계로는, 연산 회로중에 바로 덧셈 연산으로 변환되는 부분만이 적용이 가능하다는 사실이다. 이러한 제한점을 극복하기 위하여, 우리는 간단하고도, 효율적인 CSA 변환 방법을 제시한다. 이들은(1) 멀티플랙서를 포함한 최적화, (2) 회로 경계를 포함한 최적화, (3) 곱셈기를 포함한 최적화이다. 이러한 방법을 포함하여, 우리는 전체적인 회로에서 CSA를 충분히 사용할수 있는 새로운 지연시간 최적화를 목표로 하는 CSA 변환 방법을 만들어 내었다. 실험에서는 실제적인 여러 회로에 대해 제시된 방법이 효율적임을 보였다.