Computational Latency Reduction via Simplified Soft-bit Estimation of Hierarchical Modulation

근사화된 계층 변조의 연판정 비트 검출을 통한 연산 지연시간 감소

  • You, Dongho (The Dept. of Info. and Comm. Eng., Hannam University)
  • 유동호 (한남대학교 정보통신공학과)
  • Published : 2022.06.20

Abstract

본 논문은 고차 계층 변조, 즉 계층 64QAM의 연판정 비트 검출을 위한 단순화된 연산 방법을 다룬다. 이는 기존 계층 변조의 연판정 비트, 즉 LLR(Log-Likelihood Ratio)값의 근사를 통해 불필요한 연산을 줄여 이에 필요한 지연시간을 줄일 수 있다. 또한 제안된 기법은 기존의 연판정 비트 검출 기법과 매우 유사한 비트 오류율(BER: Bit Error Rate) 성능을 유지하기 때문에 연판정 비트를 활용하는 방송 및 통신 시스템에 폭넓게 적용될 수 있을 것으로 기대한다.

Keywords

Acknowledgement

이 연구는 정부(과학기술정보통신부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임(No. NRF-2021091541).