• 대한전자공학회논문지SD
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• 제45권10호
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• pp.53-58
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• 2008

본 논문은 네트워크 프로세서의 패킷 처리 능력 향상을 위한 새로운 명령어 세트를 제한한다. 제안하는 명령어는 패킷 헤더의 결합 연산을 가속화 할 수 있으므로 보다 효율적인 패킷 처리를 수행할 수 있다. 또한 overlay 명령어 처리를 위한 전용 하드웨어 구조를 설계하여 추가 하드웨어로 인한 비용을 최소화 하였다. 이를 위해 LISA 언어를 이용하여 네트워크 프로세서 기본 아키텍처를 설계하고 overlay 블록을 배럴 시프터를 기반으로 최적화 하였다. 이를 합성하여 면적 및 동작 지연시간을 비교하였으며, 컴파일러의 CKF(Compiler Known Function)를 이용하여 C레벨의 매크로 함수에 할당하고 어플리케이션 프로그램에 대한 실행 사이클 및 실행 시간을 비교하여 성능 향상을 확인하였다. Coware사의 processor designer, compiler designer를 이용하여 실험하였으며 Synopsys의 TSMC $0.25{\mu}m$로 합성한 결과 20.7%의 동작 지연시간 감소를 보였고, 전체 실행 사이클에선 제안하는 명령어 세트에 의해 30.8%의 성능 향상을 보였다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.39-47
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• 1998

본 논문에서는 오버샘플링 A/D변환기의 핵심 회로인 Σ-△변환기를 0.6㎛ CMOS공정을 이용하여 설계하였다. 설계과정은 우선 모델을 개발하여 S-영역에서 적절한 전달함수를 구한 후, 이를 시간 영역의 함수로 변환하여 연산 증폭기의 DC 전압이득, 슬루율과 같은 비 이상적인 요소들을 인가하여 검증하였다. 제안된 시그마-델타 변환기(Sigma-delta modulator, Σ-△변환기)는 음성 신호 대역에 대하여 64배 오버샘플링하며, 다이나믹 영역은 110 dB이상, 최대 S/N비는 102.6 dB로 설계하였다. 기존의 4차 Σ-△ 변환기는 잡음에 대한 전송영점의 위치를 3,4차 적분기단에 인가하는데 반하여 제안된 방식은 잡음에 대한 전송영점을 1,2차 적분기단에 인가함으로써 전체적인 커패시터의 크기가 감소하여 회로의 실질적인 면적이 감소하며, 성능이 개선되고, 소모 전력이 감소하였다. 또한 단위시간에 대한 출력값의 변화량이 3차 적분기의 경우에 비하여 작으므로 동작이 안정적이고, 1차 적분기의 적분 커패시터의 크기가 크므로 구현이 용이하며, 잡음에 대한 억제효과를 이용하여 3차 적분기단의 크기를 감소시켰다. 본 논문에서는 모델 상에서 전체적인 전달함수를 얻고, 신호의 차단주파수를 결정하며, 각 적분기의 출력신호를 최대화하여 적분기 출력신호의 크기를 증가시키고, 최대의 성능을 가지는 잡음에 대한 전송영점을 결정하는 기법을 제안한다. 설계된 회로의 실질적인 면적은 5.25 ㎟이고, 소모전력은 5 V 단일전원에 대하여 10 mW이다.

• 방송공학회논문지
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• 제17권1호
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• pp.140-151
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• 2012

Wyner-Ziv 부호화 방법에서는 키 픽처 부호화를 위하여 상대적으로 복잡도가 낮은 H.264/AVC 인트라 부호화 기술을 사용하고 있다. 인트라 부호화와 달리 인터 부호화는 율 왜곡 성능은 매우 좋으나, 움직임 예측 및 보상과 같은 복잡한 연산을 반복적으로 수행하기 때문에 저복잡도 부호화를 지향하는 분산 비디오 부호화에 적합하지 않다. 하지만 제로 모션 부호화 방법은 시간적 상관도를 활용하면서도 높은 복잡도를 갖는 움직임 예측을 사용하지 않기 때문에 현재 Wyner-Ziv 부호화에 사용하고 있는 키 픽처 부호화의 좋은 대안이 될 수 있다. 특히, 변환 영역 Wyner-Ziv 잔차 신호 부호화 기술은 시간적 중복성을 WZ 픽처에만 활용하기 때문에, 제로 모션 부호화 방법으로 키 픽처를 부호화하는 경우 키 픽처와 WZ 픽처 모두 시간적 상관도를 활용하여 율 왜곡 성능을 크게 향상시킬 수 있다. 본 논문에서 제안하는 제로 모션 키 픽처 부호화를 적용한 Wyner-Ziv 부호화의 경우, 인트라 키 픽처 부호화를 사용한 기존의 Wyner-Ziv 부호화 대비 평균적으로 약 9%의 복잡도가 증가되었지만, 움직임이 적은 정적인 영상에서 최대 54% 비트율이 감소하였다. 또한, 변환 영역 Wyner-Ziv 잔차 신호 부호화 기술에 제안한 제로 모션 키 픽처 부호화를 적용할 경우, 인트라 키 픽처 부호화를 사용한 기존의 Wyner-Ziv 부호화의 율 왜곡 성능과 비교하여 최대 70%의 비트율을 감소시킬 수 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2010년도 추계학술대회
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• pp.175-177
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• 2010

본 논문에서는 MPEG 의 3차원 비디오 시스템의 표준 깊이정보 맵에 대한 효율적인 부호화를 위하여 전처리 방법을 제안한다. 현재 3차원 비디오 부호화(3DVC)에 대한 표준화가 진행 중에 있지만 아직 깊이정보 맵의 부호화 방법에 대한 표준이 확정되지 않은 상태이다. 제안하는 기법에서는 우선, 입력된 깊이정보 맵에 대하여 원래의 히스토그램 분포를 가우시안 혼합모델(GMM)기반의 EM 군집화 기법에 의한 방법으로 분리 후, 분리된 히스토그램을 기반으로 깊이정보 맵을 여러 개의 영상으로 분리한다. 그 후 분리된 각각의 영상을 배경과 객체에 따라 다른 조건의 mean shift filter로 필터링한다. 결과적으로 영상내의 각 영역 경계는 최대한 살리면서 영역내의 화소 값에 대해서는 평균 연산을 취하여 부호화시 효율을 극대화 하고자 하였다. 실험조건은 $1024{\times}768$ 영상에 대해서 50 프레임으로 H.264/AVC base 프로파일로 부호화를 진행하였다. 최종 실험결과 bit rate는 대략 23% ~ 26% 정도 감소하고 부호화 시간도 다소 줄어드는 것을 확인 할 수 있었다.

• 전력전자학회논문지
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• 제6권3호
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• pp.273-281
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• 2001

본 논문에서는 비선형 시스템을 제어하기 위한 CMAC 신경망을 제안한다. CMAC 신경망은 사람의 소뇌를 모방한 신경망으로서 복잡한 비선형 함수의 해를 수치적인 연산에 의해 구하지 않고 table look-up방식을 이용하기 때문에 학습이 타 신경망에 비해 월등히 빠르고 용이하며 제어신호를 출력하기 위한 계산시간이 거의 필요치가 않다. 본 논문에서는 제안한 제어기 구조의 타당성을 증명하기 위해 간단한 비선형 함수와 직류전동기 속도제어에 대한 CMAC 제어기를 시뮬레이션을 통하여 학습 제어기의 안정성 및 추적에러의 감소를 확인하였다. 또한 제안 CMAC 제어기를 실시간 장력제어에 적용하여 직류전동기의 속도를 제어하므로 시뮬레이션 값과 비슷한 장력제어를 보인으로서 유용성을 입증하였다.

• 한국전자통신학회논문지
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• 제10권3호
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• pp.387-393
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• 2015

유한체위에서 ECC를 기반으로 하는 전자상거래 또는 비밀통신에서 송수신자가 서로 다른 기저를 사용하는 경우에는 기저변환으로 인한 통신지연이 발생하게 된다. 본 논문에서는 서로 다른 기저를 사용하는 H/W와 S/W 구현 시스템 사이의 비밀통신 또는 전자서명에 소요되는 기저변환의 횟수를 분석하여, 그로 인한 통신지연을 제거하기 위해서, All One Polynomial(AOP)을 사용하는 유한체위에서 하드웨어와 소프트웨어 구현 모두에 효과적이면서, 기저변환이 필요 없는 근점 기저를 소개하였다. 제안하는 근점기저를 사용한 곱셈기의 H/W 구현 결과, 삼항식과 다항식기저를 사용하는 곱셈기보다 연산 시간이 약 25% 감소하였다.

• 전자공학회논문지CI
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• 제40권2호
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• pp.17-25
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• 2003

본 논문에서는 상태 변수 표현 방법에 따른 알고리즘 분할을 통해 2차원 웨이브렛 변환 연산을 실시간으로 처리할 수 있는 프로세서 구조를 제안하였다. 제안된 프로세서 구조는 영상입력에 대하여 행, 열 방향을 동시에 고려하여 데이터 플로우 방식으로 처리함으로써 중간적인 결과의 메모리 저장 및 읽기에 소요되는 전달 지연 시간을 감소할 수 있어 실시간 처리에 적합한 VLSI 구조이다. 필터의 길이를 K라할 때 프로세서는 내부에 4개의 곱셈기, 4개의 덧셈기 및 NK-N 크기의 메모리를 가지는 등의 하드웨어 복잡도가 낮아 웹 카메라 서버와 같은 내장형의 응용에 매우 적합한 구조이고, 쉽게 어레이 구조로 확장할 수 있어 고성능을 요구하는 다양한 영상 처리 응용에도 사용 가능하다.

• 대한전자공학회논문지TE
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• 제37권2호
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• pp.33-40
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• 2000

본 연구에서는 패턴인식과 영상압축을 목적으로 2-D 영상내에 포함되어 있는 물체들의 복잡한 형상을 형태론적 연산을 이용하여 단순한 원시형상 요소들로 분해하는 방법에 관해 연구하였다. 기존의 형태론적 형상분해 알고리즘에서 가장 큰 문제점은 형상을 표현하고 기술하는데 필요한 원시형상 요소의 수가 너무 많이 생성된다는 것이다. 본 논문에서는 이러한 문제점을 개선하기 위하여 형상의 기하학적인 특징과 가장 유사한 원시형상 요소와 4개의 스캔모드를 사용하는 형상 분해법을 새롭게 제안하였다. 제안된 알고리즘은 4개의 스 캔모드를 사용해서 원판, 정사각형, 마름모 꼴 등으로 구성되는 원시형상 요소를 추출하는 방법이다. 이와 같은 알고리즘은 기술 오차를 줄이면서 원시형상 요소의 수를 줄여 기술효율을 높일 수 있는 방법으로 최소의 중복성을 보장할 수 있으며, 알고리즘이 단순하고 계산 시간이 감소한다는 특징이 있다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 전자공학회논문지S
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• 제36S권9호
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• pp.67-75
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• 1999

본 논문에서는 패턴인식과 영상압축을 목적으로 2-D 영상내에 포함되어 있는 물체들의 복잡한 형상을 형태론적 연산을 이용하여 단순한 원시형상 요소들로 분해하는 방법에 관해 연구하였다. 기존의 형태론적 형상분해 알고리즘에서 가장 큰 문제점은 형상을 표현하고 기술하는데 필요한 원시형상 요소의 수가 너무 많이 생성된다는 것이다. 본 연구에서는 이러한 문제점을 개선하기 위하여 형상의 기하학적인 특징과 가장 유사한 원시형상 요소와 4개의 스캔모드를 사용하는 형상분해법을 새롭게 제안하였다. 제안된 알고리즘은 4개의 스캔모드를 사용해서 원판, 정사각형, 마름모 꼴 등으로 구성되는 원시형상 요소를 추출하는 방법이다. 이와 같은 알고리즘은 기술 오차를 줄이면서 원시형상 요소의 수를 줄여 기술효율을 높일 수 있는 방법으로 최소의 중복성을 보장할 수 있으며, 알고리즘이 단순하고 계산시간이 감소한다는 특징이 있다.