• 디지털콘텐츠학회 논문지
• /
• 제19권2호
• /
• pp.343-349
• /
• 2018

본 논문에서는 유리재단 문제에 평균장 어닐링과 시뮬레이션된 어닐링 형태의 유전자 알고리즘을 결합한 합성 알고리즘을 분산 처리하여 적용한다. 유리재단 문제는 2차원 2진 패킹 문제로 주어진 원판에 요구되는 사각형 모양의 패턴들을 버려지는 부분이 최소가 되게 배치하는 조합 최적화 문제이다. 제안된 합성 알고리즘은 유전자 알고리즘의 다양한 연산자에 시뮬레이션된 어닐링의 온도개념을 추가하여 평균장 알고리즘에 의한 빠른 평형상태 도달을 유지하게 하였다. MPI를 이용한 분산 합성 알고리즘을 유리재단 문제에 적용하여 실험한 결과 기존의 평균장 어닐링 또는 유전자 알고리즘을 단독으로 사용하였을 때보다 최적의 배치 상태를 나타내었으며 최적해 접근 특성을 유지하면서 문제의 크기에 대하여 선형적인 수행시간 단축을 보여 주었다.

• 전자공학회논문지C
• /
• 제36C권11호
• /
• pp.46-54
• /
• 1999

셀룰러 신경망 셀의 출력값은 각 셀의 초기 상태값에 따라서 국부적 최소점으로 안정화될 수 있으므로 출력값에 오류를 가져을 수 있다. 이에 본 논문에서는 각 셀의 초기 상태값에 관계없이 출력값이 전역적 최소점 도달하여 정확한 출력이 보장되도록 하는 어닐링 기능을 갖는 6×6 셀룰러 신경망을 설계하였다. 이 칩은 0.8㎛ CMOS 공정으로 설계하였다. 설계된 칩은 약 15,000여개의 트랜지스터로 구성되며 칩 면적은 약 2.89×2.89㎟이다. 설계된 회로를 이용한 윤곽선 추출 및 hole filling에 대한 시뮬레이션 결과에서 어닐링이 되지 않은 경우에서 출력값에 오류를 일으킬 수 있지만 어닐링 기능을 갖는 경우에는 오류가 발생하지 않는 것을 확인하였다. 시뮬레이션에서 어닐링 시간은 3μsec로 하였다.

• 한국시뮬레이션학회논문지
• /
• 제20권4호
• /
• pp.59-66
• /
• 2011

본 연구에서는 시뮬레이티드 어닐링 알고리즘에 기반한 다중 RUN(multi-RUN: m-RUN) 교착 제어 정책 생성 알고리즘 설계에 대해 제안하였다. 이 방법은 단순한 RUN DAP를 m개 생성한 후 이들의 합성에 의해 초기 m-RUN DAP를 정의하고 이를 점차적으로 개선시켜 나가는 것이다. 이 때 이웃(Neighbor) m-RUN은 현재 m-RUN에서 오직 한 개의 성분 RUN만을 랜덤하게 수정하여 생성하는 지역 탐색 기법을 적용하여 선택하였다. 또한 몇 가지 기본적인 시스템 구성을 가정하고 수치 실험을 적용하여 제안된 교착 제어 정책 성능의 우수성을 평가하였다.

• 대한화학회지
• /
• 제64권6호
• /
• pp.345-349
• /
• 2020

금 표면 위에서 알칸싸이올 분자가 자기조립을 통해 단분자층을 만들 때 싸이올기가 화학 흡착을 못하고 알킬기가 물리 흡착을 하는 결함이 생길 수 있다. 이러한 결함은 열적 어닐링 과정으로 제거할 수 있음이 알려져 있다. 우리는 알칸싸이올 분자에 대한 이징 모형을 제시하고 단분자층 어닐링 과정의 몬테카를로 시뮬레이션에 적용하였다. 새로운 이징 모형은 선행 분자동역학 시뮬레이션에서 나타난 어닐링을 통한 단분자층의 결함 제거를 성공적으로 재현할 수 있었다.

• 사물인터넷융복합논문지
• /
• 제9권3호
• /
• pp.93-98
• /
• 2023

논문에서는 어닐링 시뮬레이션에 근거한 인공 뉴럴 네트워크를 구축한다. 미세 유동채널의 전기화학적 가공 파라미터와 채널 형태 간의 매핑은 샘플의 학습에 의하여 이루어진다. 스텐리스강 표면에 대한 미세 유동채널의 전기화학적 가공의 깊이와 넓이가 예측되고, 형성된 네트워크 모델을 입증하기 위한 NaNO3 해 내부의 펄스 전원공급기와 함께 유동채널의 실험이 진행된다. 결과적으로, "4-7-2" 구조를 갖는 인공 뉴럴 네트워크에 의한 어닐링 시뮬레이션으로 예측된 채널의 깊이와 넓이는 실험값에 매우 근접한다. 그 오차는 5.3% 미만이다. 예측된 데이터와 실험 데이터는 전기화학적 가공 과정에서의 에칭 규격이 전압 및 전류의 밀도와 매우 밀접한 관계가 있음을 보여준다. 전압이 5V보다 작을 때에는 채널 내에 "작은 섬"이 형성된다; 반면에 전압이 40V보다 클 때에는 채널의 측면 에칭이 비교적 크고 채널 사이의 "댐"은 사라지게 된다. 전압이 25V일 때 채널의 가공 형태는 최적이 된다.

• 한국정보과학회논문지:시스템및이론
• /
• 제33권8호
• /
• pp.486-494
• /
• 2006

본 논문에서는 병렬처리에서 중요한 이슈인 부하균형 문제에 대한 새로운 솔루션을 소개한다. 솔루션으로 제안하는 MGA 기법은 평균장 어닐링 (MFA)과 유전자 알고리즘 (GA)의 장점을 효과적으로 결합한 휴리스틱 부하균형기법이다. 제안된 MGA을 다른 매핑 알고리즘 (MFA, GA-l, GA-2) 들과의 성능 향상비를 측정하는 멀티프로세서 매핑 시뮬레이션을 개발하였다. 휴리스틱 매핑 기법의 합성을 통하여 기존의 방법보다 수행시간은 오래 걸리는 대신 솔루션 품질, 즉 최대종료시간 및 통신부하에서 개선된 실험 결과를 얻을 수 있다는 것을 보였다.

• 한국시뮬레이션학회논문지
• /
• 제24권4호
• /
• pp.77-88
• /
• 2015

본 논문은 작업별 위치기반 지수학습 효과를 갖는 2-에이전트 단일기계 스케줄링 문제를 고려한다. 에이전트 A는 가중 완료 시간의 합을 최소화하며, 에이전트 B는 총소요시간에 대한 상한 값을 만족하는 조건을 갖는다. 본 연구에서는 먼저 우수해/가능해에 대한 특성을 개발하고, 이를 이용하여 최적 해를 찾기 위한 분지한계 알고리즘을 설계한다. 또한 근사 최적 해를 구하기 위해 6가지 다른 초기해 생성 방법을 이용한 시뮬레이티드 어닐링 알고리즘을 제안한다. 수치 실험을 통해 제안된 알고리즘의 우수한 성능을 검증한다. 실험 결과, 다른 초기해 생성 방법들 간에는 %errors 차이가 유의하게 발생하지 않았으며, 에이전트 A의 작업 순서를 무작위로 생성할 때 성능이 좋아짐을 발견하였다. 반면에, 에이전트 B의 초기해 생성 방법은 성능에 영향을 미치지 않았다.

• 대한전자공학회논문지SD
• /
• 제44권5호
• /
• pp.42-49
• /
• 2007

본 논문에서는 열전도 환경하의 MCM과 진공에서 작동하는 우주전자 장비의 신뢰도 최적화를 위한 부품 배치 연구에 관해 기술하고 있다. 최적배치를 위해 초기 부품 배치 후 FDM을 solver로 이용하여 부품의 접합온도를 계산하였으며 접합온도를 이용하여 전자장치의 신뢰도를 예측한 후 시뮬레이티드 어닐링 방법을 통해 신뢰도 최적배치 결과가 기술되었다. 시뮬레이티드 어닐링 적용 시 흔들기는 부품 치환방식을 이용하였으며 온도 감소계수 및 열 평형 계수의 변화에 따른 시뮬레이션 결과를 기술하였으며 특히 장치의 고장률 최소화 목적함수와 평균 접합온도 최소화 목적함수에 대해 각 적용결과에 대한 비교분석을 통하여 새로운 신뢰도 최적화 접근방법을 제안하였다.

• 한국정보처리학회논문지
• /
• 제6권9호
• /
• pp.2311-2319
• /
• 1999

병렬 컴퓨팅에 있어 NP-complete 문제인 태스크 할당문제에 대한 두 가지 휴리스틱 알고리즘을 제시한다. 할당문제는 분산 메모리 멀티컴퓨터의 멀티 프로세싱 노드에 다중통신 태스크들을 최적의 매핑을 찾는 것이다. 태스크들을 목표 시스템 구조의 노드들에 매핑시키는 목적은 해법 품질에 손상 없이 병렬 실행시간을 최소화하기 위함이다. 많은 휴리스틱 기법들이 만족한 매핑을 얻기 위해 채택되어 왔다. 본 논문에서 제시되는 휴리스틱 기법은 유전자 알고리즘(GA)과 시뮬레이티드 어닐링(SA) 기법에 기반을 둔다. 매핑 설정을 위한 총 계산 비용으로 목적함수를 수식화하고 휴리스틱 알고리즘들의 성능을 평가한다. 랜덤, 그리디, 유전자, 어닐링 알고리즘들을 사용하여 얻은 해법의 품질과 시간을 비교한다. 할당 알고리즘 시뮬레이션 연구를 통한 실험적 결과를 보여준다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1997년도 하계학술대회 논문집 C
• /
• pp.1627-1629
• /
• 1997

엑시머 레미저를 이용한 다결정 실리콘막과 게이트 절연막 사이의 계면 거칠기를 개선하기 위해 변형핀 방법의 레이저 어닐링으로 다결정 실리콘 박막 트랜지스터를 제작하였다. SEM(scanning electron microscope)으로 활성층과 게이트 절연층과의 표면 이미지를 관찰한 결과 기존의 레이저 어닐링 결정화에 의한 것보다 계면 거칠기 정도가 상당히 줄었음을 관찰 하였다. 이렇게 개선된 계면 거칠기가 다결정 박막 트랜 지스터의 성능에 미치는 효과를 분석하기 위해 기존의 방법으로 제작된 소자와 계면 거칠기를 줄인 소자의 여러 가지 전기적 변수들(문턱 전압 기울기, 문턱 전압, 누설 전류)을 비교해 보았다. 우리는 또한 계면 거칠기와 다결정 박막 트랜지스터 소자의 상관 관계를 보기 위해 컴퓨터 시뮬레이션도 함께 병행하였다. 시뮬레이션을 통해 거친 계면 부근의 전계 집중 효과 같은 것으로 인해 소자의 성능이 저하된다는 것을 알 수 있었다.