• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.15-18
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• 2000

ACELP는 우수한 음질을 제공하지만 최적의 코드 벡터를 찾기 위한 계산량이 상당히 많은 단점이 있고, 이로 인하여 모든 시스템과 단말기에서는 고성능 DSP칩을 사용하여 동작시킨다. 본 논문에서는 고속 ACELP 코드북 검색 방법인 펄스 교환 검색 방법을 G.729 음성 압축기에 적용시켜 G.729 음성 압축기의 계산량을 감소시키는 방법을 연구하였다. 적용된 방법은 두 단계 과정을 가지며, 첫 단계에서는 완전 순차적 검색 방법을 통하여 매우 빠르게 대략적인 코드 벡터를 찾는다. 두 번째 단계에서는 앞에서 선택된 코드 벡터의 각 펄스의 중요도를 계산하여 역할이 적은 펄스를 제거하고 새로운 펄스로 교환하는 펄스 교환 과정을 통하여 코드 벡터의 성능을 향상시킨다. 적용된 방법은 표준에서 사용하는 코드북 검색 방법보다 적은 계산량을 가진다. 적용된 방법의 성능은 표준보다 0.3-0.5dB 정도의 SNRseg 감소를 보이지만 Fast Algorithm인 G.729A보다는 우수한 음질의 코드 벡터를 찾으며, 다양한 음성신호를 이용한 모의 실험을 통하여 이 결과를 확인하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.1
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• pp.1017-1021
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• 2005

현대에 있어서 영상정보는 아주 큰 비중을 차지하고 있다. 따라서 이러한 영상정보를 얼마나 빨리 그리고 많이 압축 시킬 수 있는가가 핵심적인 관건이다. 본 논문에서는 공간적 압축 방식의 핵심인 DCT와 비교하여 블록킹 효과(Blocking Effect)과 없고, 우수한 압축 성능을 갖는 DWT(Discrete Wavelet Transform)알고리즘을 적용한 2차원 이산 웨이브렛 변환 필터를 설계하였다. 본 논문에서 구현한 DWT 필터는 FIR필터 방법으로 설계하였으며, Daubenchies-4 Tap을 이용하였고, 파이프라인 연산으로 승산기, 가산기를 병렬로 처리하여 고속연산을 수행하였다. 뿐만 아니라 메모리 맵핑 과정과 메모리 컨트롤 어드레스 발생기를 사용하여 메모리와 연산량을 최소화 하여 칩사이즈를 줄여 설계하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.11
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• pp.2020-2025
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• 2006

H.264/AVC is newest video coding standard of the ITU-T Video coding Experts Group and the ISO/IEC Moving Picture Expets Group. Recently H.264/AVC has been adopted as a video compression standard in DMB and multimedia equipments. In this paper, we propose a H.264/AVC intra frame decoder which can minimize the memory usage and chip size. The proposed intra frame decoder is described in VHDL language and simulated in model_sim. It was verified in chip level by downloading to XCV1000E FPGA chip.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.10 s.352
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• pp.104-110
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• 2006

The huge test data volume, test time and power consumption are major problems in system-on-a-chip testing. To tackle those problems, we propose a new test data compression technique. Initially, don't-cares in a pre-computed test cube set are assigned to reduce the test power consumption, and then, the fully specified low-power test data is transformed to improve compression efficiency by neighboring bit-wise exclusive-or (NB-XOR) scheme. Finally, the transformed test set is compressed to reduce both the test equipment storage requirements and test application time.

• Journal of the Institute of Electronics Engineers of Korea TE
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• v.37 no.3
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• pp.37-44
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• 2000

In this paper, an efficient hardware architecture of Lempel-Ziv compressor for real time data compression is proposed. The accumulated shift operations in the Lempel-Ziv algorithm are the major problem, because many shift operations are needed to prepare a dictionary buffer and matching symbols. A new efficient architecture for the fast processing of Lempel-Ziv algorithm is presented in this paper. In this architecture, the optimization technique for dictionary size, a new comparing method of multi symbol and a rotational FIFO structure are used to control shift operations easily. For the functional verification, this architecture was modeled by C programming language, and its operation was verified by running on commercial DSP processor. Also, the design of overall architecture in VHDL was synthesized on commercial FPGA chip. The result of critical path analysis shows that this architecture runs well at the input bit rate of 256kbps with 33MHz clock frequency.

• The KIPS Transactions:PartA
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• v.13A no.3 s.100
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• pp.185-190
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• 2006

JPEG 2000 is used as an alternative to solve the blocking artifact problem with the existing still image compression JPEG algorithm. However, it has shortcomings such as longer floating point computation time and more complexity in the procedure of enhancing the image compression rate and decompression rate. To compensate for these we implemented with hardware the JPEG 2000 algorithm's filter part which requires a lot of floating point computation. This DWT Filter[1] chip is designed on the basis of Daubechies 9/7 filter[6] and is composed of 3-stage pipeline system to optimize the performance and chip size. Our implemented Filter was 7 times faster than software based Filter in the floating point computation.

• Journal of KIISE
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• v.42 no.9
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• pp.1078-1089
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• 2015

In this paper, we propose the Min-hash Assisted Delta-compression Engine(MADE) to improve the lifetime of NAND flash-based storages at the device level. MADE effectively reduces the write traffic to NAND flash through the use of a novel delta compression scheme. The delta compression performance was optimized by introducing min-hash based LSH(Locality Sensitive Hash) and efficiently combining it with our delta compression method. We also developed a delta encoding technique that has functionality equivalent to deduplication and lossless compression. The results of our experiment show that MADE reduces the amount of data written on NAND flash by up to 90%, which is better than a simple combination of deduplication and lossless compression schemes by 12% on average.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.9
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• pp.115-124
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• 2004

This paper proposes a high efficient and low power FIR filter chip for partial-response maximum likelihood (PRML) disk drive read channels; it is a 6-bit, 8-tap digital FIR filter. The proposed filter employs a parallel processing architecture and consists of 4 pipeline stages. It uses the modified Booth algorithm for multiplication and compressor logic for addition. CMOS pass-transistor logic is used for low power consumption and single-rail logic is used to reduce the chip area. The proposed filter is actually implemented and the chip dissipates 120mV at 100MHz, uses a 3.3V power supply and occupies 1.88 ${\times}$ 1.38 $\textrm{mm}^2$. The implemented filter requires approximately 11.7% less power compared with the existing architectures that use the similar technology.

• Broadcasting and Media Magazine
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• v.3 no.1
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• pp.20-27
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• 1998

종래에는 2개의 오디오 채널을 이용한 음향의 재생방법이 널리 퍼져 있었으나 다채널 음향의 재생에 대한 관심이 많아지면서 다중 채널의 오디오를 전송하고 재생하는 방법이 연구되었다. 이 중에서 2개 채널의 전송으로 4개 채널의 출력을 얻을 수 있는 돌비랩(Dolby Laboratories)의 프로로직(Prologic) 오디오가 많은 대중적인 관심을 끌었다. 이 기술은 전송측에서 2 개채널에 해당하는 신호만을 전송하지만 수신측에 있는 디코더에서는 4 개 채널의 데이터를 재생할 수 있는 압축 기법으로서 대중적으로 많은 시장을 가지고 있다. 따라서 Prologic 오디오 기술을 이해하고 이를 제품에 연결하는 방법을 찾는 것은 앞으로 성장하게 될 다중채널 재생 방법에 성공적으로 대처하기 위해서 필요한 일이다. 본 논고에서는 다중 채널 재생 기법의 하나인 Prologic 에 관한 기술과 이와는 별도의 압축기법인 AC-3 와의 비교를 통해서 Prologic 오디오 기술의 특징을 기술하기로 한다. 그리고 프로로직의 구현을 위한 하드웨어적인 관점에서 필요한 로직과 그 로직을 구현하기 위한 칩의 설계에 대해서도 간략히 기술하기로 한다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.839-842
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• 2003

본 논문에서는 MPEG-4 디블록킹 필터를 매크로블록 단위의 효율적인 파이프라인 구조를 사용하여 구현하였다. MPEG-4 QCIF/CIF 영상 시퀀스의 디블록킹 필터링 효과를 보일것이며, 디블록킹 필터링의 많은 계산량을 줄임과 동시에 낮은 클록에서 실시간 처리할 수 있는 구조를 제안하였다. 대부분 블록기반의 비디오 코딩 시스템에서, 블록 에지 효과는 블록기반 영상 압축에 치명적인 화질 저하를 나타낸다. 특히 압축 비율이 커질수록 화질 저하는 뚜렷하다. 그래서, 영상 후처리 기술로서 디블록킹 필터를 사용하여 블록 에지 영향을 줄임으로써 영상 화질을 향상시킨다. 그러나 디블록킹 필터의 주요 단점은 많은 계산량을 요구하고 있어서 구현에 어려움이 있다. 이 문제를 해결하기 위해, MPEG-4 디블록킹 필터를 매크로 블록단위의 파이프라인 구조로 설계하였고, 실시간으로 동작하는 MPEG-4 SP@L2의 비디오 코덱 칩을 구현하였다.