• 마이크로전자및패키징학회지
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• 제24권2호
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• pp.11-15
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• 2017

실리콘 칩을 적층하는 3D 멀티 플립칩 패키지의 경우 방열문제가 대두됨에 따라 접착 접합부의 열전도도 향상이 요구되고 있다. 본 연구에서는 플립칩 본딩용 비전도성 접착제(NCP)에 있어서 알루미나 필러의 첨가가 NCP의 물성 및 열전도도에 미치는 영향을 조사하였다. 알루미나 필러는 미세피치 플립칩 접속을 위해 평균입도 400 nm의 미세분말을 사용하였다. 알루미나 필러 함량이 0~60 wt%까지 증가함에 따라 60 wt% 첨가 시 0.654 W/mK에 도달하였다. 이는 동일 첨가량 실리카의 0.501 W/mK보다는 높은 열전도도이지만, 동일 함량의 조대한 알루미나 분말을 첨가한 경우에 비해서는 낮은 열전도도로, 미세 플립칩 본딩을 위해 입도가 미세한 분말을 첨가하는 것은 열전도도에 있어서는 불리한 효과로 작용함을 알 수 있었다. NCP의 점도는 40 wt% 이상에서 급격히 증가하는 현상을 나타내었는데, 이는 미세 입도에 따른 필러 간 상호작용의 증가에 기인하는 것으로, 미세피치 플립칩 본딩을 위해 열전도도가 우수한 미세 알루미나 분말을 사용하기 위해서는 낮은 점도를 유지하면서 필러 첨가량을 증가시킬 수 있는 분산방안이 필요한 것으로 판단되었다.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.21-26
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• 2016

PPS 소자가 삽입된 N형 실리콘 제어 정류기(NSCR_PPS) 소자에서 채널차단영역의 이온주입 변화가 정전기 보호 성능에 미치는 영향을 연구하였다. 종래의 NSCR 표준소자는 on 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 마이크로칩의 정전기보호소자로 적용이 어려웠다. 그러나 본 연구에서 제안하는 채널 차단 영역의 이온주입 조건을 변화시켜 각각 변형설계된 소자에서는 채널 차단 이온주입이 정전기 보호성능의 향상에 영향을 주는 중요한 파라미터였으며, CPS_PDr+HNF 구조의 변형소자는 정전기보호소자의 설계창을 만족시키는 향상된 정전기보호성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

• 전기전자학회논문지
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• 제20권4호
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• pp.428-431
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• 2016

현재 바이폴러만의 프로세스(bipolar only process)로 사용되는 전력반도체는 대부분의 반도체 생산업체에서 제공하는 Bipolar-CMOS-DMOS(BCD) 프로세스를 사용함으로써 하나의 웨이퍼에 여러 IP와 기존 IC들을 융합하여 복합칩으로 구현하고자 한다. 이번 연구에서는 보편적으로 사용되는 IP인 레귤레이터(regulator)와 연산 증폭기를 바이폴러만의 프로세스에서 BCD 프로세스로 구현하였다. 이를 사용한 간단한 응용으로 파워 스위칭 센서 IC를 설계하여 실리콘 칩에서 검증하였다. 검증 결과로 시뮬레이션과 작동 테스트가 잘 일치하고 있음을 확인할 수 있었다.

• 한국산학기술학회논문지
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• 제16권10호
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• pp.6925-6931
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• 2015

LED(Light Emitting Diode)는 저 전력, 긴 수명, 고 휘도, 빠른 응답, 친환경적 특성으로 인해 조명, 디스플레이 등 여러 분야에 사용되고 있다. 백색광 발광다이오드 구현 방식에는 대표적으로 청색 LED 칩과 황색 형광체를 조합하여 백색광을 방출하는 유형이 사용 편리성, 경제성, 효율성 측면에서 LED 백라이트 유닛 및 LED 조명 제조에 가장 적합한 것으로 연구되어 실제 적용되고 있다. 백색광 구현 LED 칩 패키징 공정에서 청색 LED 칩에 황색 형광체에 실리콘을 혼합한 형광봉 지재를 토출하는 공정은 중요한 공정이다. 따라서 본 연구에서는 조명용 백색 LED 제조 공정에서 실리콘 봉지재를 토출하기 위하여 정전기력 방식과 보이스코일 모터를 이용하여 EHD 펌프 시스템을 개발하였다. 이를 위하여 인가전압 및 시간에 따른 유체곡면 형상을 확인하기 위하여 기초 토출 실험을 통해 최적의 토출 조건이 결정하였고 또한 검증을 위하여 실험계획법을 사용하였다. 검증된 토출 조건의 균일도를 확인하기 위하여 반복 토출 실험을 수행하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2012년도 추계총회 및 학술대회 논문집
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• pp.123-123
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• 2012

최근 연구되고 있는 TSV(Through Silicon Via) 기술은 Si 웨이퍼 상에 직접 전기적 연결 통로인 관통홀을 형성하는 방법으로 칩간 연결거리를 최소화 할 수 있으며, 부피의 감소, 연결부 단축에 따른 빠른 신호 전달을 가능하게 한다. 이러한 TSV 기술은 최근의 초경량화와 고집적화로 대표되는 전자제품의 요구를 만족시킬 수 있는 차세대 실장법으로 기대를 모으고 있다. 한편, 납땜 재료의 주 원료인 주석은 주로 반도체 소자의 제조, 반도체 칩과 기판의 접합 및 플립 칩 (Flip Chip) 제조시의 범프 형성 등 반도체용 배선재료에 널리 사용되고 있다. 최근에는 납의 유해성 때문에 대부분의 전자제품은 무연솔더를 이용하여 제조되고 있지만, 주석을 이용한 반도체 소자가 고밀도화, 고 용량화 및 미세피치(Fine Pitch)화 되고 있기 때문에, 반도체 칩의 근방에 배치된 주석으로부터 많은 알파 방사선이 방출되어 메모리 셀의 정보를 유실시키는 소프트 에러 (Soft Error)가 발생되는 위험이 많아지고 있다. 이로 인해, 반도체 소자 및 납땜 재료의 주 원료인 주석의 고순도화가 요구되고 있으며, 특히 알파 방사선의 방출이 낮은 로우알파솔더 (Low Alpha Solder)가 요구되고 있다. 이에 따라 본 연구는 4인치 실리콘 웨이퍼상에 직경 $60{\mu}m$, 깊이 $120{\mu}m$의 비아홀을 형성하고, 비아 홀 내에 기능 박막증착 및 전해도금을 이용하여 전도성 물질인 Cu를 충전한 후 직경 $80{\mu}m$의 로우알파 Sn-1.0Ag-0.5Cu 솔더를 접합 한 후, 접합부 신뢰성 평가를 수행을 위해 고속 전단시험을 실시하였다. 비아 홀 내 미세구조와 범프의 형상 및 전단시험 후 파괴모드의 분석은 FE-SEM (Field Emission Scanning Electron Microscope)을 이용하여 관찰하였다. 연구 결과 비아의 입구 막힘이나 보이드(Void)와 같은 결함 없이 Cu를 충전하였으며, 고속전단의 경우는 전단 속도가 증가할수록 취성파괴가 증가하는 경향을 보였다. 본 연구를 통하여 전해도금을 이용한 비아 홀 내 Cu의 고속 충전 및 로우알파 솔더 볼의 범프 형성이 가능하였으며, 이로 인한 전자제품의 소프트에러의 감소가 기대된다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.139-139
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• 2003

많은 압전 후막은 여러 감지소자, 통신 및 사무자동화 기기, 전기 및 전자부품, 의료장비 및 국방산업에 까지 널리 응용되어 왔다. 그 중에서도 압전특성이 뛰어난 PZT 후막은 마이크로 펌프, 밸브, 헤드, 모터, 트랜스듀서 뿐 아니라 최근 바이오칩용 센서와 액추에이터로서 널리 연구되고 있다. 또한 마이크로 센서와 액추에이터 의 제작 및 구동을 위한 MEMS 기술의 도입으로 실리콘 베이스의 소자 개발이 집중되고 있다. 스크린 프린팅 방법은수 마이크론에서 수십 마이크론 후막의 실현이 용이하고 비교적 경제적이며 소자신뢰도가 높고 대량생산에 유리하여 활발한 연구가 진행 중이다. 그러나 후막은 벌크에 비해 기공률이 높고, 또 소자응용에 있어서 고온소결 시 MEMS공정을 위한 실리콘 베이스 기판과의 확산 및 반응에 의 한 계면 및 활물질 성능의 저하가 문제가 되고 있다. 따라서 본 연구에서는 스크린 프린팅과 더불어 졸 코팅 방법의 도입으로 후막의 성형 및 소결 밀도를 높임과 동시에 여러 확산 방지 막의 증착으로 capacitor 형 PZT 후막의 물성 및 전기 적 특성을 향상시키고자 하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.80-80
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• 2018

실리콘 관통전극 (Through Silicon Via, TSV)는 메모리 칩을 적층하여 고밀도의 집적회로를 구현하는 기술로, 기존의 와이어 본딩 (Wire bonding) 기술보다 낮은 소비전력과 빠른 속도가 특징인 3차원 집적기술 중 하나이다. TSV는 일반적으로 도금 공정을 통하여 충전되는데, 고종횡비의 TSV에 결함 없이 구리를 충전하기 위해서 3종의 유기첨가제(억제제, 가속제, 평탄제)가 도금액에 첨가되어야 한다. 이러한 첨가제 중 결함 발생유무에 가장 큰 영향을 주는 첨가제는 평탄제이기 때문에, 본 연구에서는 이미다졸(imidazole) 계열, 이민(imine) 계열, 디아조늄(diazonium) 계열 및 피롤리돈(pyrrolidone) 계열과 같은 평탄제(leveler)의 작용기에 따라 TSV 충전 성능을 조사하였다. TSV 충전 시 관능기의 거동을 규명하기 위해 QCM (quartz crystal microbalance) 및 EQCM (electrochemical QCM)을 사용하여 흡착 정도를 측정하였다. 실험 결과, 디아조늄 계열의 평탄제는 TSV를 결함 없이 충전하였지만 다른 작용기를 갖는 평탄제는 TSV 내 결함이 발생하였다. QCM 분석에서 디아조늄 계열의 평탄제는 낮은 흡착률을 보이지만 EQCM 분석에서는 높은 흡착률을 나타내었다. 즉, 디아조늄 계열의 평탄제는 전기 도금 동안 전류밀도가 집중되는 TSV의 상부 모서리에서 국부적인 흡착을 선호하며 이로 인하여 무결함 충전이 달성된다고 추론할 수 있다.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.7-15
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• 2012

최근 모바일 기기에 적용되는 반도체 패키지는 초소형, 초박형 및 다기능을 요구하고 있기 때문에 다양한 실리콘 칩들이 다층으로 수직 적층된 패키지의 개발이 필요하다. 패키지 및 실리콘 칩의 두께가 계속 얇아지면서 휨 현상, 크랙 및 여러 다른 형태의 파괴가 발생될 가능성이 많다. 이러한 문제는 패키지 재료들의 열팽창계수의 차 및 패키지의 구조적인 설계로 인하여 발생된다. 본 연구에서는 4층으로 적층된 FBGA 패키지의 휨 현상 및 응력을 수치해석을 통하여 상온과 리플로우 온도 조건에서 각각 분석하였다. 상온에서 가장 적은 휨을 보여준 경우가 리플로우 공정 조건에서는 오히려 가장 큰 휨을 보여 주고 있다. 본 연구의 물성 조건에서 패키지의 휨에 가장 큰 영향을 미치는 인자는 EMC의 열팽창계수, EMC의 탄성계수, 다이의 두께, PCB의 열팽창계수 순이었다. 휨을 최소화하기 위하여 패키지 재료들의 물성들을 RMS 기법으로 최적화한 결과 패키지의 휨을 약 $28{\mu}m$ 감소시킬 수 있었다. 다이의 두께가 얇아지게 되면 다이의 최대 응력은 증가한다. 특히 최상부에 위치한 다이의 끝 부분에서 응력이 급격히 증가하기 시작한다. 이러한 응력의 급격한 변화 및 응력 집중은 실리콘 다이의 파괴를 유발시킬 가능성이 많다. 따라서 다이의 두께가 얇아질수록 적절한 재료의 선택 및 구조 설계가 중요함을 알 수 있다.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.23-29
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• 2013

현재까지 유연한 전자소자 개발은 주로 인쇄전자 기술을 이용한 유기재료 기반 위주로 연구 및 개발이 진행되어 오고 있다. 그러나 유기 기반의 소자는 성능 및 신뢰성에 많은 제약이 있다. 따라서 본 논문에서는 무기재료 기반의 실리콘 고성능 유연 전자소자를 개발하기 위한 방법으로 나노 및 마이크로 두께의 단결정 실리콘 박막을 transfer printing 기술을 이용하여 유연기판에 전사하여 제작하였다. 제작된 유연소자는 굽힘 시험과 인장 시험을 통하여 유연 신뢰성을 평가하였다. PI 기판에 부착된 두께 200 nm의 박막은 굽힘 시험 결과, 곡률 반경 4.8 mm 까지 굽힐 수 있었으며, 따라서 굽힘 유연성이 매우 우수함을 알 수 있었다. 인장 시험 결과 인장 변형률 1.8%에서 박막이 파괴되었으며, 기존 실리콘 박막에 비하여 연신율이 최대 1% 증가됨을 알 수 있었다. FPCB 기판에 부착된 마이크로 두께의 실리콘 박막의 경우 칩이 얇아질수록 굽힘 유연성이 향상됨을 알 수 있었으며, $20{\mu}m$ 두께의 박막의 경우 곡률 반경 2.5 mm 까지 굽힐 수 있음을 알 수 있었다. 이러한 유연성의 증가는 실리콘 박막과 유연 기판 사이의 접착제의 완충작용 때문이다. 따라서 유연 전자소자의 유연성을 증가시키기 위해서는 박막 제작 시 공정 중의 결함을 최소화하고, 적절한 접착제를 사용한다면 유연성을 크게 증가시킬 수 있음을 알 수 있었다.

• 전자공학회논문지
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• 제50권11호
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• pp.124-129
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• 2013

본 논문은 SVM 알고리즘 기반의 실시간 사물 인식을 위한 고성능 벡터 내적 연산 회로를 제안한다. SVM 알고리즘은 다른 사물 인식 알고리즘에 비해 인식률이 높지만 연산량이 많다. 벡터 내적 연산은 SVM 알고리즘 연산의 주요 연산으로 사용되므로 실시간 사물 인식을 위해서는 고성능 벡터 내적 연산 회로의 구현이 필수적이다. 제안하는 회로는 연산 속도를 높이기 위해 6단 파이프라인 구조를 적용하였으며 SVM 기반 실시간 사물 인식을 가능하게 한다. 제안하는 회로는 Verilog HDL을 사용하여 RTL로 구현하였으며 실리콘 검증을 위해 TSMC 180nm 표준 셀 라이브러리를 이용하여 MPW 칩으로 제작하였다. 테스트 보드와 검증 애플리케이션 소프트웨어를 개발하고 이를 사용하여 MPW 칩의 동작을 확인하였다.