• 대한전자공학회논문지SD
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• 제49권6호
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• pp.1-8
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• 2012

본 논문은 패키징 인덕터를 이용한 완전 집적화된 DC-DC 벅 컨버터를 소개한다. 사용된 패키징 인덕터는 본딩 와이어와 리드 프레임의 기생 인덕턴스를 포함한다. 이들은 실리콘 위에서 구현되는 온-칩 인덕터 보다 높은 Q 인자를 가진다. 또한 본 논문은 고주파 스위칭 컨버터의 효율적인 레귤레이션을 위해 로우-스윙 게이트 드라이버를 제안한다. 로우-스윙 드라이버는 다이오드-커넥티드 트랜지스터의 전압 드롭을 이용한다. 제안된 컨버터는 $0.13-{\mu}m$ CMOS 공정을 통해 설계 및 제작되었다. 제작된 벅 컨버터의 효율은 입출력 전압비가 3.3 V/ 2.0 V와 2.8 V/ 2.3 V 일 때, 각각 68.7%, 86.6%로 측정되었다.

• 대한전자공학회논문지SD
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• 제46권6호
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• pp.52-57
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• 2009

본 논문은 CMOS RFIC 단일 칩을 위한 Bandgap Voltage Reference와 이를 포함한 저 잡음 Low Dropout (LDO) Regulator 회로에 관한 것이다. 저 잡음을 위해 Bandgap Voltage Reference에 사용된 BJT 다이오드의 유효면적을 증가시켜야 함을 LDO의 잡음해석을 통해 나타내었다. 이를 위해 다이오드를 직렬 연결하여 실리콘의 실제면적은 최소화 하면서 다이오드의 유효면적을 증가시키는 방법을 적용하였고, 이를 통해 LDO의 출력잡음을 줄일 수 있음을 확인하였다. $0.18{\mu}m$ CMOS 공정으로 제작된 LDO는 입력전압이 2.2 V 에서 5 V 일때 1.8 V의 출력전압에서 최대 90 mA의 전류를 내보낼 수 있다. 측정 결과 Line regulation은 0.04%/V 이고 Load regulation은 0.45%를 얻었으며 출력 잡음 레벨은 100 Hz와 1 kHz offset에서 각각 479 nV/$^\surd{Hz}$와 186 nV/$^\surd{Hz}$의 우수한 성능을 얻었다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.539-546
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• 2007

본 논문에서는 온-칩 스파이럴 인덕터 해석에 대한 3차원 전자장 시뮬레이션 방법을 제시하였으며, 이 방법은 정확히 예측 가능한 CMOS VCO를 설계하는데 적용될 수 있음을 보였다. VCO는 CMOS 0.25 um 표준 공정을 이용하여 LC-공진형으로 구현하였으며, 공진기의 스파이럴 인덕터는 실리콘 기판과의 사이에 그라운드 패턴을 삽입한 경우와 그렇지 않은 경우에 대해 각각 VCO를 구현하여 인덕터의 Q값 개선에 의해 VCO의 위상 잡음이 어느 정도 개선되는지를 검증하였다. 제작된 VCO는 2.5 V 제어 전압에서 3.094 GHz, -12.15 dBm 출력을 가지며, LC 공진에 사용된 단일 인덕터의 Q는 그라운드 패턴을 삽입한 경우 3 GHz에서 8% 정도 개선됨을 시뮬레이션을 통해 검증하였으며, 이로 인한 위상 잡음은 3 MHz 오프셋 주파수에서 9 dB 개선되어짐을 실험을 통해 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.788-791
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• 2010

본 논문에서는 인쇄공정기술로써 ETRI $0.8{\mu}m$ CMOS 공정을 사용하여 수동형 인쇄 RFID 태그칩용 64bit ROM을 설계하였다. 먼저 태그 칩의 제작단가를 줄이기 위하여 기존 실리콘 기반의 복잡한 리소그래피 공정을 사용하지 않고 게이트 단자인 폴리 층을 프린팅 기법 중 하나인 임프린트 공정을 사용하여 구현하였다. 그리고 �弼壅� ROM 셀 회로는 기존 ROM 셀 회로의 NMOS 트랜지스터대신에 CMOS 트랜스미션 게이트를 사용함으로써 별도의 BL 프리차지 회로와 BL 감지 증폭기가 필요 없이 출력 버퍼만으로 데이터를 읽어낼 수 있도록 하였다. $0.8{\mu}m$ CMOS 공정을 이용하여 설계된 8 행 ${\times}$ 8 열의 어레이를 갖는 64b ROM의 동작전류는 $9.86{\mu}A$이며 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.

• 한국정보기술학회논문지
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• 제16권11호
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• pp.61-68
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• 2018

도플러 레이더에 응용할 목적으로 전압제어 발진기와 주파수 혼합기가 합쳐진 10.525GHz 자체발진 혼합기 반도체 IC 칩을 실리콘 CMOS 기술을 이용하여 설계하였다. 자체발진 혼합기에 포함된 p-코어 형태의 VCO는 송신신호에 포함된 잡음을 최소화한다. 이 잡음 최소화는 센싱 가능 거리를 늘여서 움직임 감지센서의 도달거리와 도달감도에 유리한 방향으로 작용한다. 위상잡음에 대한 시뮬레이션 결과 P-코어로 설계된 VCO는 1MHz 오프셋에서 -106.008dBc/Hz, 25MHz 오프셋에서 -140.735dBc/Hz의 잡음특성을 가짐으로써 N-코어 및 NP-코어로 설계된 VCO에 비하여 우수한 잡음 특성을 보였다. 본 연구에 의한 p-코어로 설계된 VCO를 이용하여 자체 발진 혼합기를 구현한다면 도달거리와 도달감도가 우수한 움직임 감지센서를 제작할 수 있을 것이다.

• 마이크로전자및패키징학회지
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• 제25권4호
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• pp.41-45
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• 2018

패널 레벨 패키지(Panel Level Package)에서 공정 단계별로 발생하는 휨(warpage)에 대해 유한요소법을 이용하여 전산모사를 진행하였다. $5{\times}5mm^2$ 크기의 실리콘 칩이 총 221개가 포함된 $122.4{\times}93.6mm^2$ 크기의 패널에 대해서 (1) EMC 몰딩, (2) detach core 부착, (3) 가열, (4) 캐리어 분리, (5) 냉각의 5 단계에 대해서 해석을 수행하였으며, 캐리어와 detach core 소재로 유리와 FR4의 조합이 휨 현상에 미치는 영향을 조사하였다. 캐리어 및 detach core의 소재에 따라 공정 단계별로 휨의 경향이 다르게 나타나고 있으나, 최종적으로는 유리를 캐리어로 사용하는 경우에 detach core의 소재와 관계없이 FR4 캐리어에 비해 낮은 휨 값을 나타내었으며 유리 캐리어와 유리 detach core의 조합에서 가장 낮은 휨 값이 관찰되었다.

• 마이크로전자및패키징학회지
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• 제17권2호
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• pp.55-61
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• 2010

탄탈륨실리사이드 히터가 내장된 소자를 Ag 페이스트와 Au SBB(Stud Bump Bonding)를 이용하여 Au가 코팅 된 기판에 각각 접합 하였다. 전단 테스트와 전류를 흐르면서 열 성능을 측정하였다. Au 스터드 범프 본딩의 최적 플립칩 접합조건은 전단 후 파괴면 관찰하여 설정하였으며, 기판 온도를 $350^{\circ}C$, 소자 온도를 $250^{\circ}C$에서 하중을 300 g/bump 로 하여 접합하는 경우가 최적 조건이였다. 히터에 5 W 인가시 소자의 온도는 Ag 페이스트를 이용한 접합의 경우 최대 온도는 약 $50^{\circ}C$이었으며, Au 금속층을 갖고 있는 실리콘 기판에 Au 스터드 본딩으로 접합된 인 경우 약 $64^{\circ}C$를 나타내었다. 기판과의 접촉면적이 와이어본딩과 Au 스터드 범프 본딩 가 약 300배가 차이가 나는 경우 약 $14^{\circ}C$ 차이를 나타내었고, 전사모사를 통하여 접합면의 접촉저항이 중요한 이유임을 알 수 있었다.

• 한국방사선학회논문지
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• 제8권7호
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• pp.371-376
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• 2014

CdTe 멀티에너지 X선 영상센서와 ROIC를 패키징 하기 위한 flip chip bump bonding, Au wire bonding 및 encapsulation 공정조건을 개발하였으며 성공적으로 모듈화 하였다. 최적 flip chip bonding 공정 조건은 접합온도 CdTe 센서 $150^{\circ}C$, ROIC $270^{\circ}C$, 접합압력 24.5N, 접합시간 30s일 때이다. ROIC에 형성된 SnAg bump의 bonding이 용이하도록 CdTe 센서에 비하여 상대적으로 높은 접합온도를 설정하였으며, CdTe센서가 실리콘 센서에 비하여 쉽게 파손되는 것을 고려하여 접합압력을 최소화하였다. 패키징 완료된 CdTe 멀티에너지 X선 모듈의 각각 픽셀들은 단락이나 합선 등의 전기적인 문제점이 없는 것을 X선 3D computed tomography를 통해 확인할 수 있었다. 또한 Flip chip bump bonding후 전단력은 $2.45kgf/mm^2$ 로 측정되었으며, 이는 기준치인 $2kgf/mm^2$ 이상으로 충분한 접합강도를 가짐을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.436-436
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• 2014

본 연구에서는 전 세계적으로 활발히 연구되고 있는 나노바이오센서 분야 중 가장 주목을 받고 있는 LSPR 원리를 이용한 바이오센서를 제작하였다. 금속 나노입자의 국소 표면 플라즈몬 공명현상에 의한 주위환경에 민감하게 반응하는 특성은 고감도 광학형 바이오센서, 화학물질 검출 센서등에 응용된다. 특히 금 나노막대와 같은 1차 나노구조물은 나노막대의 주변 환경 변화에 따라 뚜렷한 플라즈몬 흡수 밴드 변화를 나타냄으로 센서로 적용 했을 때 고감도의 측정이 가능하다. 본 연구에서는 다공성인 알루미늄 양극산화 박막 주형틀을 이용하여 다양한 종횡비를 가지는 금 나노막대를 합성하고, 나노막대 어레이 형태의 박막을 제작하였다. 금 나노막대의 합성은 알루미늄 양극산화막을 사용한 주형제조 방법(template method)을 사용하는 전기화학 증착법을 사용하였다. 우선 부도체인 알루미늄 양극 산화막의 한쪽면을 열증착 장비를 사용하여 금을 증착하여 작업 전극(working electrode)을 형성하였다. 백금 선(platinum wire)을 보조 전극(counter electrode)으로 사용하고 Ag/AgCl 전극을 기준 전극(reference electrode)으로 사용하여 삼전극계(three-electrode system)를 형성하였으며, 금 도금 용액(orotemp 24 gold plating solution, TECHNIC INC.)을 사용하여, 800 mV 전압에서 금 나노 막대를 합성하였다. 금 나노막대의 길이는 테플론 챔버를 통과한 전하량 또는 전기 증착 시간에 비례하여 결정된다. 금 나노막대를 성장시킨 알루미늄 양극산화막을 실리콘 웨이퍼에 은 페이스트를 사용하여 고정시킨 후 수산화나트륨 (NaOH)용액을 사용하여 알루미늄 양극산화막을 녹여내어 수직방향으로 정렬되어 있는 나노 막대 어레이 박막을 제조 하였다. 또한 제작된 금 나노막대 어레이의 광학적 특성을 평가하였다. 본 연구에서와 같이 나노막대를 직경방향으로 측정할 경우, 직경방향의 transverse mode만 측정된다. 금 나노 막대가 알루미늄 양극산화막 안에 포함된 상태로 측정된 금 나노로드 어레이 박막의 광 스펙트럼 분포는 금 나노막대의 가시광영역에서의 흡수 스펙트럼을 측정하였을시 직경 및 길이에 따라 transverse mode의 ${\lambda}$ max (최대 흡광)의 위치가 변화됨을 나타낸다. 실험 결과를 바탕으로 나노막대의 종횡비가 증가함에 따라 흡수 스펙트럼의 transverse mode ${\lambda}$ max가 미약하게 단파장 영역으로 이동하는 것을 확인할 수 있다. 이러한 결과는 원기둥 형태의 금 나노막대의 흡수 스펙트럼에 대한 이론적인 예측과 부합한다. 바이오센서로의 적용 가능성을 확인하기 위하여 자기조립단분자막을 형성하여 항체를 고정하고 CRP에 대한 응답특성을 평가하였다. CRP 항원-항체의 면역반응에 대한 실험 결과 CRP 항원의 농도가 증가함에 따라 넓은 측정범위에서 선형적으로 흡광도가 증가하는 결과를 나타내었으며, CRP 10 fg/ml의 농도까지 검출할 수 있었다. 센서의 선택성을 확인하기 위하여 감지하고자하는 대상물질이 아닌 Tn T 항원을 감지막에 반응시켜 흡광도 변화를 분석하였다. 결과적으로 제작된 센서칩은 선택성을 가지고 측정하고자하는 물질에만 반응함을 확인하였다. 이러한 결과는 다양한 직경을 사용한 부가적인 LSPR현상의 연구에 활용될 수 있을 것이다.

• 한국정보통신학회논문지
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• 제20권10호
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• pp.1927-1934
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• 2016

본 논문에서는 일반적인 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 I형 게이트 n-MOSEFT 구조를 제안하였다. I형 게이트 n-MOSFET 구조는 상용 0.18um CMOS(Complementary Metal Oxide Semiconductor) 공정에서 레이아웃 변형 기법을 이용하여 설계되었으며, ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate-Assisted) n-MOSFET와 같은 레이아웃 변형 기법을 사용한 기존 내방사선 전자소자의 구조적 단점을 개선하였다. 따라서, 기존 구조와 비교하여 반도체 칩 제작에서 회로 설계의 확장성을 확보할 수 있다. 또한, 내방사선 특성 검증을 위하여 TCAD 3D(Technology Computer Aided Design 3-dimension) tool을 사용하여 모델링과 모의실험을 수행하였고, 그 결과 I형 게이트 n-MOSFET 구조의 내방사선 특성을 확인하였다.