• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.8
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• pp.285-291
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• 2013

In this paper, MOS-Capacitor and MOSFET devices with a Low Level Leakage Current of oxide thickness, channel width and length respectively were to investigate the reliability characterizations mechanism of ultra thin gate oxide films. These stress induced leakage current means leakage current caused by stress voltage. The low level leakage current in stress and transient current of thin silicon oxide films during and after low voltage has been studied from strss bias condition respectively. The stress channel currents through an oxide measured during application of constant gate voltage and the transient channel currents through the oxide measured after application of constant gate voltage. The study have been the determination of the physical processes taking place in the oxides during the low level leakage current in stress and transient current by stress bias and the use of the knowledge of the physical processes for driving operation reliability.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2007.04a
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• pp.14-15
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• 2007

MAHA PECVD(Plasma Enhanced Chemical Vapor Deposition) 설비는 반도체 소자업체의 200mm와 300mm 생산 라인에서 실리콘 산화막 및 실리콘 질화막을 증착하고 있는 (주)아토의 주력 반도체 전공정 설비이다. MAHA PECVD 설비는 2002년 소자업체에서 TEOS 산화막 공정에 대한 양산검증을 확보한 이후 현재까지 64 시스템이 제작되어 소자업체의 생산 라인에서 가동 중에 있다.

• Electrical & Electronic Materials
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• v.6 no.3
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• pp.220-227
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• 1993

본 논문에서는 산화막의 두께가 23.angs.이며 질화막의 두께를 각각 530.angs., 1000.angs.으로한 캐패시터형 MNOS소자를 제작하고 기억특성을 비교, 분석하였다. 특성조사를 위해 자동 .DELTA. $V_{FB}$ 추적장치를 설계, 제작하여 사용하였다. 기억트랩밀도는 질화막 두께 530.angs.인 소자가 1000.angs.인 소자보다 0.18 x $10^{16}$ $m^{-2}$ 크며, 0.31 x $10^{8}$ V/m 낮은 산화막 전기장에서 전자가 주입되었으며 $10^{4}$sec경과후 포획전자의 유지율도 우수하였다. 또한 포획된 전자는 실리콘쪽으로의 역터넬링으로 인한 감쇠가 우세하게 나타났다. 펄스전압 인가에 따른 플랫밴드전압의 변화가 선형적으로 증가하는 영역에서는 산화막 전류가 지배적이었으며 포화하다 감소하는 영역에서는 질화막 전류의 영향이 컸다. 소거동작은 포획된 전자의 방출과 실리콘으로 부터의 정공주입이 동시에 일어남을 관측하였다.

• Journal of the Korean Vacuum Society
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• v.4 no.3
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• pp.313-318
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• 1995

비정질실리콘의 고상결정화 및 다결정실리콘의 열상화를 포함한 고온공정으로 제작한 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 연구하였다. 제작된 소자의 전계효과이동도는 60$ extrm{cm}^2$/V.s 이상, 서브트레시홀드 수윙은 0.65 V/decade 이하로 전기적 특성이 매우 우수하다. 그러나, 소자의 문턱전압이 음게이트전압으로 크게 치우쳐 있으며 n-채널과 p-채널 소자간의 서브트레시홀드 특성이 크게 다르다. 열성장된 게이트 산화막을 가진 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 다결정실리콘 활성층내의 트랩과, 게이트산화막과 다결정실리콘 사이의 계면 고정전하를 이용하여 모델링하였다. 시뮬레이션을 통하여 제안된 다결정실리콘의 트랩모델이 실험결과를 잘 설명할 수 있음을 확인하였다.

• Journal of the Korean Institute of Telematics and Electronics T
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• v.35T no.1
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• pp.29-32
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• 1998

The low level leakage currents in silicon oxides were investigated. The low level leakage currents were composed of a transient component and a do component. The transient component was caused by the tunnel charging and discharging of the stress generated traps nearby two interfaces. The do component was caused by trap assisted tunneling completely through the oxide. The low level leakage current was proportional to the number of traps generated in the oxides. The low level leakage current may be a trap charging and discharging current. The low level leakage current will affect data retention in EEPROM.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.10
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• pp.83-90
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• 1998

The effects of dopant activation anneal on GOI (Gate Oxide Integrity) of MOS capacitor with amorphous silicon gate electrode were investigated. It was found that the amorphous silicon gate electrode was crystallized and the dopant atoms were sufficiently activated by activation anneal. The mechanical stress of gate electrode that reveals large compressive stress in amorphous state, was released with increase of anneal temperature from $700^{\circ}C$ to 90$0^{\circ}C$. The resistivity of gate electrode polycrystalline silicon film is decreased by the increase of anneal temperature. The reliability of thin gate oxide and interface properties between oxide and silicon substrate greatly depends on the activation anneal temperature. The charge trapping characteristics as well as oxide reliability are improved by the anneal of 90$0^{\circ}C$ compare to that of $700^{\circ}C$ or 80$0^{\circ}C$. Especially, the lifetimes of the thin gate oxide estimated by TDDB method is 3$\times$10$^{10}$ for the case of $700^{\circ}C$ anneal, is significantly increased to 2$\times$10$^{12}$ for the case of 90$0^{\circ}C$ anneal. Finally, the interface trap density is reduced with relaxation of mechanical stress of gate electrode.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2014.11a
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• pp.98-99
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• 2014

질산산화법(nitric acid oxidation method)은 저온에서 안정적인 산화막을 형성하는 직접산화공정으로 azeotropic point(68 wt%)인 120도 이하의 온도에서 산화막을 형성한다. 120도에서 형성한 질산산화막은 CVD법으로 형성한 산화막 보다 낮은 누설전류밀도(leakage current density)를 나타낸다. 또한 질산의 농도가 증가함에 따라 형성한 산화막의 누설전류밀도가 감소하며, 이는 열산화법으로 형성한 산화막 보다 낮다. 질산산화의 낮은 누설전류밀도는 형성한 산화막의 높은 원자 밀도와 낮은 계면준위밀도에 의한 것으로 이 특성을 이용하여 게이트 절연막(gate insulator)과 태양전지의 passivation막으로 응용되고 있다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2007.11a
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• pp.142.1-142.1
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• 2007

• Journal of the Korean Vacuum Society
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• v.16 no.5
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• pp.366-370
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• 2007

Nano-scopic holes which are distributed densely and uniformly were fabricated on $SiO_2$ surface. Self-assembling resists were used to produce a layer of uniformly distributed parallel poly methyl methacrylate (PMMA) cylinders in a polystyrene (PS) matrix. The PMMA cylinders were degraded and removed by acetic acid rinsing. Subsequently, PS nanotemplates were fabricated. The patterned holes of PS template were approximately $8{\sim}30\;nm$ wide, 40 nm deep, and 60 nm apart. The porous PS template was used as a dry etching mask to transfer the pattern of PS template into the silicon oxide thin film during reactive ion etching (RIE) process. The sizes of the patterned holes on $SiO_2$ layer were $9{\sim}33\;nm$. After pattern transfer by RIE, uniformly distributed holes of which size were in the range of $6{\sim}22\;nm$ were fabricated on Si substrate. Sizes of the patterned holes were controllable by PMMA molecular weight.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2008.11a
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• pp.59-60
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• 2008

산화실리콘 박막은 생체적합성, 폴리머 필름의 gas barrier, 저유전율, 환경차단 보호막 등 다양한 특성을 갖고 있어 연구개발이 활발하게 이루어지고 있다. 본 연구는 저진공 화학기상증착법 (LPCVD)를 이용하여 산화실리콘 박막을 제작하였다. 실리콘 박막을 위한 전구체는 환경 친화적이며 상온에서 비교적 높은 증발점을 갖는 hexamethyldisiloxane (HMDSO)을 이용하였으며, 이때 기판은 실리콘을 이용하였다. LPCVD의 공정변수는 전구체 공급량(진공도)과 RF power를 중심으로하여 Taguchi 실험계획법에 따라 박막을 제작하였다. 또한, 실험계획법에 의해 최적 전구체 공급량과 RF power를 결정하고 산소분압의 변화에 따른 산화실리콘 박막을 제작하였다. 산화실리콘 박막은 표면특성 및 화학적 결합상태를 수접촉각, SEM, AFM, FTIR 등을 이용하여 관찰하고 분석하였다.