• 기술혁신연구
• /
• 제26권2호
• /
• pp.95-128
• /
• 2018

스마트폰은 2000년대 중후반 본격 보급되었으며, 우리나라는 안드로이드 운영 체제의 빠른 채택, 피쳐폰에서 축적한 기술력 및 수직 통합 체제와 프리미엄 제품 포지셔닝에 기반한 공격적 제품 마케팅 전략에 힘입어 2011년 스마트폰 세계시장 점유율 1위를 차지하였다. 그러나 우리나라는 시장 점유율 1위를 달성한지 불과 4년만인 2015년 중국에 추격을 허용하였다. 이와 같은 빠른 산업 주도권 이전 현상을 논의하기 위해 본 연구는 추격 사이클의 관점에서 중국 스마트폰 산업의 부상을 견인한 기술, 수요, 그리고 제도 정책적 기회의 창과 이에 대한 중국 기업의 전략적 대응 및 우리나라의 실책을 분석하였다. 그 결과 시스템 온 칩 업체의 등장과 스마트폰 아키텍처의 모듈화는 스마트폰 산업 진입에 대한 중국 기업의 기술적 장벽을 크게 낮춤과 동시에 체계적 역설계를 통한 기술 학습을 촉진하는 기술적 기회로 작용하였다. 또한 중국 스마트폰 시장의 급격한 성장과 저가 보급형 중심의 세계 시장 성장과 같은 수요적 기회는 중국기업의 시장 개척을 용이하게 할 뿐 아니라, 세계 시장 진출을 가속화하는데 중요한 역할을 하였다. 이와 함께 중국 정부의 통신 기술자립화와 산업 생태계 조성 등의 노력은 중국 스마트폰 기업의 기술 역량 제고와 시장 성과 창출을 지원하는 정책적 기회의 역할을 하였다. 이와 같은 기회의 창에 대해 중국 기업은 외부 시스템 온 칩의 전략적 활용, 공격적인 저가 보급형 세분 시장 공략 및 원가 경쟁력 확보를 위한 스마트폰 외주 생산 확대 또는 부품 내재화를 통한 성능 향상 등의 전략적 대응을 통해 시장 점유율 1위를 달성하였다. 반면 우리나라는 과거 성공 전략 고수에 따른 저가 제품 출시 지연, 강력한 수직 통합 체계 구축으로 인한 부품 조달 변경을 통한 제품 개선과 원가 절감 등에 어려움을 겪으면서 산업 주도권을 중국에 넘겨주게 되었다. 본 연구는 산업 주도권 이전 현상에 대한 최신 실증을 추가함으로써 추격 사이클 이론의 발전과 심화에 기여할 것으로 기대되며, 향후 우리나라 스마트폰 산업 경쟁력 강화 정책 수립에 중요한 지침으로 활용될 것으로 사료된다.

• 전자공학회논문지
• /
• 제53권1호
• /
• pp.51-58
• /
• 2016

반도체 제조공정의 발달로 칩의 성능은 더욱 향상되었으나 회로가 미세해지고 복잡해져 동작 환경에 의한 회로의 노화가 가속화 될 수 있다. 회로의 노화는 성능 저하로 나타나며, 결과적으로 시스템 오류를 발생 시킬 수 있다. 고신뢰 시스템에서는, 노화로 인한 오류가 큰 재난으로 이어질 수 있으므로, 사고를 예방하기 위한 오류 발생 예측 기술이 필수적이다. 본 논문에서는 회로의 정상동작 중에 성능 저하를 감지하여 오류를 예측 할 수 있는 모니터링 기법을 제시한다. 모니터링을 위한 별도의 회로를 추가하지 않고 경계 스캔 셀과 TAP 제어기를 재활용한 IEEE 1149.1 경계 스캔 기반의 온-라인 성능 저하 모니터링 방법을 제시한다. 시뮬레이션을 통하여 제안하는 성능 저하 모니터링 기법을 검증한다.

• 대한전자공학회논문지SD
• /
• 제43권12호
• /
• pp.47-54
• /
• 2006

본 논문에서는 초광대역 통신시스템 응용을 위한 이중채널 6b 1GS/s A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 IGS/s의 신호처리속도에서 전력, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6b 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였으며, 넓은 입력신호범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치 단에서의 통상적인 킥-백 잡음 최소화기법 등을 적용한 비교기를 제안하였다. 또한, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 디지털 출력에서는 새로운 버블 오차 교정회로를 제안하였다. 본 논문에서 제안하는 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 $4.0mm^2$이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다.

• 한국통신학회논문지
• /
• 제32권11C호
• /
• pp.1102-1110
• /
• 2007

본 논문에서는 기존의 정진폭 다중 부호 이진 직교 (CAMB: Constant-Amplitude Multi-code Biorthogonal) 변조 이론을 적용한 변복조기를 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)을 사용하여 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 이 변복조기는 FPGA을 이용하여 타겟팅 한 후 보드실험을 통해 설계에 대한 충분한 검증을 거쳐 주문형 반도체 (ASIC: Application Specific Integrated Circuit) 칩으로 제작되었다. 이러한 12Mbps급 모뎀의 SoC를 위하여 ARM (Advanced RISC Machine)7TDMI를 사용하였으며 64K바이트 정적 램 (SRAM: Static Random Access Memory)을 내장하였다. 16-비트 PCMCIA (Personal Computer Memory Card International Association), USB (Universal Serial Bus) 1.1, 16C550 Compatible UART (Universal Asynchronous Receiver/Transmitter) 등 다양한 통신 인터페이스를 지원할 뿐 아니라 ADC (Analog to Digital Converter)/DAC (Digital to Analog Converter)를 포함하고 있어 실제 현장에서 쉽게 활용될 수 있을 것으로 기대된다.

• 한국산학기술학회논문지
• /
• 제9권2호
• /
• pp.462-469
• /
• 2008

본 논문에서는 KOINONIA 무선 개인 영역 네트워크 (WPAN: Wireless Personal Area Network) 표준을 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)로 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 변조부에서는 정진폭을 유지할 수 있도록 잉여 비트를 이용하여 부호화하였고, 수신부에서는 이 잉여 비트를 복호 하는데 사용함으로써 낮은 신호 대 잡음비 (SNR: Signal to Noise Ratio)에서도 동작이 가능하게 하였다. KOINONIA WPAN은 400만 게이트 급의 FPGA에서 44MHz이상으로 동작하였으며, 무선 주파수 (RF: Radio Frequency) 모듈과의 연동 실험에서는 최소 입력 전력 레벨 감도 (MIPLS: Minimum Input Power Level Sensitivity)가 -86dBm인 환경에서 SNR은 13dB, 패킷 오율 (PER: Packet Error Rate)은 1% 이하라는 높은 성능을 나타내었다. SoC 칩은 하이닉스 0.25um 상보 금속 산화 반도체 (CMOS: Complementary Metal Oxide Semiconductor) 공정을 이용하였으며 면적은 $6.52mm{\times}6.92mm$이다.

• 한국정보통신학회논문지
• /
• 제24권4호
• /
• pp.508-514
• /
• 2020

LTE (Long Term Evolution) 및 5G와 같이 지속적으로 발전하는 이동 통신 표준을 구현하기 위해 소프트웨어 정의 라디오 (SDR, Software Defined Radio) 개념은 뛰어난 유연성과 효율성을 제공한다. 수년 동안, 최고급 디지털 시그널 프로세서 (DSP, Digital Signal Processor) 시스템 온 칩 (SoC, System on Chip)은 멀티 코어 및 다양한 하드웨어 보조 프로세서를 지원하는 방향으로 개발되어왔다. 이 논문에서는 TI의 TCI663x 칩을 사용해 구현한 SDR 플랫폼 하드웨어에 대해 소개하고, 이 플랫폼 상에서 멀티 코어 DSP를 BCP (Bit Rate Coprocessor) 및 TPC (Turbo Decoder Coprocessor)와 연동하여 구현한 LTE 전송 채널 (Transport Channel)의 성능을 다양한 구현 옵션에 따라 평가한다.

• 한국화재소방학회논문지
• /
• 제29권6호
• /
• pp.98-108
• /
• 2015

자연 재해 또는 대형 인적 재난 현장과 같은 특수재난현장의 지휘본부에서는 소방관의 안전과 효과적인 지휘 통제를 위한 통합 지휘시스템은 매우 중요하다. 통합지휘시스템은 특수재난현장의 온도, 습도, 이산화탄소 등의 환경 정보와 현장 상황을 파악할 수 있는 영상 정보 및 소방관의 맥박, 공기통 잔량 등의 개인 신체 정보를 필요로 한다. 수집된 정보들은 Analog to Digital Converter (ADC) 칩을 거쳐 디지털 신호로 변경되고 Micro Controller Unit (MCU)가 직렬 통신 방식인 Serial Peripheral Interface (SPI) 통신 방식으로 이용하여 송신 보드로 디지털 신호를 전송한다. 송신 보드에 저장된 디지털 신호는 Radio Frequence (RF) 송신기를 이용하여 통합지휘시스템으로 전송된다. 자이로센서 및 관성센서를 이용하여 건물 내부에 있는 진압대원의 위치를 확인한다. 수집된 정보는 소방관의 안전과 효과적인 지휘를 할 수있는 통합 지휘 시스템을 위한 각종 정보로 활용된다. 본 연구는 무선 전송 기술, 실내 측위기술 및 통합지휘시스템에 전송 된 정보를 이용한 의사결정 지원 통합지휘시스템 대하여 이론적 및 실험적으로 연구한다.

• 마이크로전자및패키징학회지
• /
• 제26권2호
• /
• pp.31-43
• /
• 2019

본 연구에서는 유연한 접속부를 갖는 유연전자 패키지 플립칩 접속을 위해 폴리머 탄성범프를 제작하였으며, 범프의 온도 및 하중에 따른 폴리머 탄성 범프의 점탄성 및 점소성 거동을 해석 및 실험적으로 분석하고 비교 평가하였다. 폴리머 탄성 범프는 하중에 의한 변형이 용이하여 범프 높이 평탄도 오차의 보정이 용이할 뿐만 아니라 소자가 형성된 칩에 가해지는 응력 집중이 감소하는 것을 확인하였다. 폴리머 탄성 범프의 과도한 변형에 따른 Au Metal Cap Crack 현상을 보완하여 $200{\mu}m$ 직경의 Spiral Cap Type, Spoke Cap type 폴리머 탄성 범프 형성 기술을 개발하였다. 제안된 Spoke Cap, Spiral Cap 폴리머 탄성 범프는 폴리머 범프 전체를 금속 배선이 덮고 있는 Metal Cap 범프에 비해 범프 변형에 의한 응력 발생이 적음을 확인할 수 있으며 이는 폴리머 범프 위의 금속 배선이 부분적으로 패터닝되어 있어 쉽게 변형될 수 있는 구조이므로 응력이 완화되는데 기인하는 것으로 판단된다. Spoke cap type 범프는 패드 접촉부와 전기적 접속을 하는 금속 배선 면적이 Spiral Cap type 범프에 비해 넓어 접촉 저항을 유지하면서 동시에 금속 배선에 응력 집중이 가장 낮은 결과를 확인하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제32권6호
• /
• pp.324-332
• /
• 2005

일반적으로 버스에서 소모되는 에너지는 전체 시스템에서 큰 비중을 차지한다. 버스 분할 방법은 시스템의 소모 에너지를 줄이고 각 버스 세그먼트들의 기생 부하(parasitic load)를 감소시킴으로서 지연시간을 줄이는데 사용될 수 있다. 버스를 분할함에 있어서 버스에 의해 상호 연결된 처리소자들 사이의 데이타 교환 확률 분포에 따라 가장 적은 에너지를 소모하는 버스 분할 방법은 달라질 수 있다. 본 연구에서는 수평적인 버스 분할 구조의 확장된 개념으로 트리구조 기반의 버스 분할 방법에 대해 연구하고, 이를 바탕으로 여러 가지 버스 분할 방법 중에서 주어진 시스템의 처리소자 간 데이타 교환 확률의 분포에 따라 가장 적합한 구조를 선택하는 문제에 대해 논하였다. 실험 결과는 제안된 방법들이 버스에서 소모되는 에너지를 최대 83$\%$까지 감소시킬 수 있음을 보여준다.

• 대한전자공학회논문지SD
• /
• 제45권3호
• /
• pp.77-85
• /
• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.