• 제목/요약/키워드: 시간도메인 ADC

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마이크로 전력의 축차근사형 아날로그-디지털 변환기를 위한 시간 도메인 비교기 (A Time-Domain Comparator for Micro-Powered Successive Approximation ADC)

  • 어지훈;김상훈;장영찬
    • 한국정보통신학회논문지
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    • 제16권6호
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    • pp.1250-1259
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    • 2012
  • 본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

시간-도메인 비교기를 이용하는 10-bit 10-MS/s 0.18-um CMOS 비동기 축차근사형 아날로그-디지털 변환기 (A 10-bit 10-MS/s 0.18-um CMOS Asynchronous SAR ADC with Time-domain Comparator)

  • 정연호;장영찬
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2012년도 춘계학술대회
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    • pp.88-90
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    • 2012
  • 본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

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분할-커패시터 기반의 차동 디지털-아날로그 변환기를 가진 10-bit 10-MS/s 0.18-㎛ CMOS 비동기 축차근사형 아날로그-디지털 변환기 (A 10-bit 10-MS/s 0.18-㎛ CMOS Asynchronous SAR ADC with split-capacitor based differential DAC)

  • 정연호;장영찬
    • 한국정보통신학회논문지
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    • 제17권2호
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    • pp.414-422
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    • 2013
  • 본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

전압-커패시턴스 비율 셀과 시간 기반 ADC 를 이용한 332 TOPS/W 입력/가중치 병렬 메모리 내 연산 프로세서 (A 332 TOPS/W Input/Weight-Parallel Computing-in-Memory Processor with Voltage-Capacitance-Ratio Cell and Time-Based ADC)

  • 소정규;홍성연;유회준
    • 반도체공학회 논문지
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    • 제2권4호
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    • pp.33-40
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    • 2024
  • 최신 메모리 내 연산 (CIM) 기술은 전하 도메인 연산과 다중 비트 입력 구동 방식을 통해 높은 에너지 효율을 달성한다. 하지만 기존 연구들은 여전히 높은 전력 소모를 요구 하며, 에너지 효율을 높이기 위해 계산 신호 대 잡음 비율(SNR)을 희생하는 경우가 많다. 본 연구에서는 에너지 효율적이고 정확한 다중 비트 입력/가중치 병렬 CIM 프로세서를 제안하며, 주요 기능은 다음과 같다: (1) 5 비트 아날로그 입력을 위해 두 단계의 전원 전압만으로 전압-커패시턴스 비율(VCR) 디코딩을 사용하는 10T2C 부호-크기 셀, (2) 입력 드라이버 전력 요구를 줄이기 위한 계산 워드 라인(CWL) 전하 재사용 기술, (3) SNR 을 향상시키기 위한 신호 증폭 잡음 제거 전압-시간 변환기(SANC-VTC), (4) ADC 전력 소비를 줄이기 위한 분포 인식 시간-디지털 변환기(DA-TDC). 제안된 CIM 프로세서는 28 nm CMOS 기술로 1.25 mm2 면적을 차지하며, 전력 소비 4.44 mW, 에너지 효율 332 TOPS/W, 그리고 72.43%의 벤치마크 정확도(이미지넷 기준, ResNet50, 5 비트 입력/5 비트 가중치)를 달성하였다.

비동기 IR-UWB 레인징 시스템 (Asynchronous IR-UWB ranging system)

  • 최유신;양훈기
    • 한국정보통신학회논문지
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    • 제14권3호
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    • pp.587-594
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    • 2010
  • 본 논문에서는 two-way ranging protocol 기반의 비동기 IR-UWB 거리 측정 시스템을 제안한다. 거리 측정을 위해서 주기 선호 특성을 지닌 펄스열을 송신하며 수신단에서는 수신 펄스열을 아날로그 코릴레이터 뱅크틀 이용해서 주파수 도메인으로 변환한 후 주파수 도메인에서 디지털 선호 처리를 하게 되어 펄스률 정도 속도의 ADC로 구현이 가능하다. 제시된 알고리즘은 주파수 도메인에서 다중경로 채널 보상 및 matched 필터링을 하여 피크를 검출한 후 검출된 피크에 동기를 이룬 펄스열을 재전송하는 과정을 거친다. CM1 채널을 가정한 두 디바이스 사이의 거리 측정 시뮬레이션을 통해서 제시한 알고리즘의 타당성을 검증한다.

4-비트 축차근사형 아날로그-디지털 변환기를 내장한 2.5V 0.25㎛ CMOS 온도 센서 (A 2.5V 0.25㎛ CMOS Temperature Sensor with 4-bit SA ADC)

  • 김문규;장영찬
    • 한국정보통신학회논문지
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    • 제17권2호
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    • pp.378-384
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    • 2013
  • 본 논문에서는 칩 내부의 온도를 측정하기 위한 CMOS 온도 센서가 제안된다. 제안하는 온도 센서는 칩 내부의 온도에 비례하는 전압을 생성하는 proportional-to-absolute-temperature (PTAT) 회로와 디지털 인터페이스를 위한 4-비트 아날로그-디지털 변환기로 구성된다. 소면적을 가지는 PTAT 회로는 CMOS 공정에서 vertical PNP 구조를 이용하여 설계된다. 온도변화에 둔감한 저전력 4-비트 아날로그-디지털 변환기를 구현하기 위해 아날로그 회로를 최소로 사용하는 축차근사형 아날로그-디지털 변환기가 이용되며, 이를 위해 커패시터-기반 디지털-아날로그 변환기와 시간-도메인 비교기를 이용한다. 제안된 온도 센서는 2.5V $0.25{\mu}m$ 1-poly 6-metal CMOS 공정에서 제작되었고, $50{\sim}150^{\circ}C$ 온도 범위에서 동작한다. 구현된 온도 센서의 면적과 전력 소모는 각각 $130{\times}390{\mu}m^2$$868{\mu}W$이다.

저 전력 시스템을 위한 파워다운 구조를 가지는 이중 전하 펌프 PLL 기반 클록 발생기 (A Dual Charge Pump PLL-based Clock Generator with Power Down Schemes for Low Power Systems)

  • 하종찬;황태진;위재경
    • 대한전자공학회논문지SD
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    • 제42권11호
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    • pp.9-16
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    • 2005
  • 이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.