• 대한전자공학회논문지SD
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• 제39권3호
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• pp.85-97
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• 2002

STUMPS는 스캔 구조를 이용한 자체 테스트로 널리 사용되는 기술이다. 다중 스캔 체인에 STUMPS를 적용할 때 병렬 패턴 생성기로 사용되는 LFSR은 인접한 비트 시퀀스 사이에 높은 correlation이 존재하므로 회로의 고장 검출률을 저하시킨다. 이러한 문제를 해결하기 위해서 하드웨어 오버헤드 증가에도 불구하고 LFSR과 스캔 체인의 입력 사이에 부가적인 조합회로가 놓인다. 본 논문은 다중 스캔 체인을 갖는 순차회로에 대해 회로 자체의 스캔 체인들을 사용하여 유사 무작위 테스트 패턴을 생성하는 효과적인 테스트 패턴생성 방법과 그 구조를 소개한다. 제안된 테스트 패턴 생성 기술은 기존에 패턴 생성기로 사용되는 LFSR과 조합회로의 구성을 사용하지 않으므로 하드웨어 오버헤드를 줄일 수 있으며 충분히 높은 고장 검출률을 얻을 수 있다. 또한 스캔 체인 당 단지 수 개의 XOR 게이트만이 회로 변형을 위해 필요하므로 설계가 매우 간단하다.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.572-580
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• 1996

본 논문은 IPMT법에 부분스캔설계 방법을 적용하여, IPMT법의 적용 한계를 개선 한 순차회로의 테스트생성법에 관해 기술한다. IPMT법에서의 像계산(image computation) 시 방대한 계산량이 필요로한 문제점을 해결하기 위하여,부분스캔설계를 도입하여테스트 복잡도를 줄인 후 IPMT법으로 테스트생성을 한다. 부분스캔설계를 위한 스캔 플립플롭의 선택은 순차회로의 狀態 함수를 二分決定그래프가binary decision diagram) 로 표현했을 때의 노드의 크기 순으로 한다. 본 방법을 이용하여 ISCAS'89 벤치마크회로에 대해 실험 한 결과, 종래의 IPMT법 에서 100% 고장검출률을 얻을 수 없었던 s344, s420에 대해 20% 부분스캔으로 100%의 고장검출률을 얻었고, sl423에 대해서는 80%의 부분스캔으로 100% 고장검출률을 얻었다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.52-60
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• 2003

IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE표 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2008년도 춘계학술발표논문집
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• pp.189-191
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• 2008

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 테스트 하기 위해서는 외부 TAM line에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 스캔체인간 레이아웃 거리를 갖게 되며 이 거리가 클럭주기를 넘어가는 경우 체인의 타이밍 위반(Timing violation)이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• 한국정보과학회논문지:시스템및이론
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• 제26권8호
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• pp.1024-1030
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• 1999

IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 UpdateDR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2 log(n+2) 의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.Abstract IEEE 1149.1 Boundary-Scan is a testable design technique for the detection and diagnosis of faults on a board. However, since it takes 2.5TCKs to observe data launched from an output boundary scan cell due to inherent characteristics of the TAP controller, it is impossible to test delay defects on the interconnect nets. This paper introduces a new technique that postpones the activation of UpdateDR signal by 1.5 TCKs while complying with IEEE 1149.1 standard. Furthermore we have developed 2 log(n+2) , where N is the number of nets, interconnect test patterns to test delay faults in addition to the static interconnect faults. The validness of our approach is verified through the design and simulation.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.74-79
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• 2006

Advanced Microcontroller Bus Architecture (AMBA) 기반 System-on-Chip (SoC)에서는 기능적 테스트를 위해 ARM사의 Test Interface Controller (TIC)를 사용한다. 따라서 구조적 스캔 테스트 패턴도 TIC와 AMBA 버스를 통해 인가하면서 스캔입력과 출력을 동시에 수행할 수 없다는 단점이 있다. 본 논문에서는 ARM 코어를 사용하는 SoC 테스트를 위한 AMBA based Test Access Mechanism (ATAM)을 제안한다. 기존 TIC와의 호환성을 유지하고 스캔 입력과 출력을 동시에 할 수 있으므로 고가의 Automatic Test Equipment (ATE)를 통한 테스트 시간을 대폭 절감할 수 있다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.79-90
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• 2005

본 논문에서는 의사무작위패턴만으로는 생산하기 힘든 결정론적 테스트 큐브의 생산확률을 높일 수 있는 새로운 clustered reconfigurable interconnect network (CRIN) 내장된 자체 테스트 기법을 제안한다. 제안된 방법은 주어진 테스트 큐브들의 신호확률에 기반을 둔 스캔 셀 재배치 기술과 규정 비트(care-bit: 0 또는 1)가 집중된 스캔 체인 테스트 큐브의 생산확률을 높이기 위한 전용의 하드웨어 블록을 사용한다. 테스트 큐브의 생산확률을 최대로 할 수 있는 시뮬레이티드 어닐링(simulated annealing) 기반 알고리듬이 스캔 셀 재배치를 위해 개발되었으며, CRIN 하드웨어 합성을 위한 반복 알고리듬 또한 개발되었다. 실험을 통하여 제안된 CRIN 내장된 자체 테스트 기법은 기존의 연구 결과보다 훨씬 적은 저장 공간과 짧은 테스트 시간으로 $100\%$의 고장검출율을 달성할 수 있음을 증명한다.

• 한국정보처리학회논문지
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• 제1권2호
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• pp.272-278
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• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (2)
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• pp.662-664
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• 1998

IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 Update_DR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2log(N+2)의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.105-114
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• 2000

지연 고장을 위한 테스트는 디지털 회로의 속도와 직접도가 크게 향상되면서 필수적인 것으로 생각되고 있다. 그러나, 순차 회로에는 상태 레지스터들이 있기 때문에, 지연 고장을 검출하는 것이 쉽지 않다. 이러한 난점을 해결하기 위해 회로의 단일 고착 고장과 지연 고장을 효율적으로 검출할 수 있는 새로운 테스트 방법과 알고리듬을 개발하였고 이를 적용하기 위한 새로운 구조의 스캔 플립-플롭을 제안한다. ISCAS 89 벤치마크 회로에 대한 실험을 통해 지연 고장 검출률이 기존의 전통적인 스캔 테스트 방법에 비해 현격하게 향상된 것을 알 수 있다.