• 전기전자학회논문지
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• 제25권4호
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• pp.741-749
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• 2021

본 논문에서 제안한 전류형 LLC AC to DC 고주파 공진 컨버터는 스위치 양단에 병렬로 공진 커패시터(C₁, C₂)를 연결함으로써 ZVS(Zero Voltage Switching)동작 뿐만 아니라 2차측 Diode의 ZCS(Zero Current Switching) 동작이 가능하므로 스위칭 소자의 턴-온 및 2차측 다이오드의 턴-오프 손실을 저감시킬 수 있다. 본 논문에서 제안한 LLC AC to DC 고주파 공진 컨버터의 회로 해석은 무차원화 제어 파라메타를 도입하여 범용성 있게 기술하였다. 또한 제안한 LLC AC to DC 고주파 공진 컨버터의 운전 특성은 무파원화 제어 주파수(μ), 무차원화 저항(λ) 등의 무차원화 제어 파라메타를 이용하여 특성 평가를 수행하였다. 특성 평가를 통한 특성값을 기초한 LLC AC to DC 고주파 공진 컨버터 설계 기법의 일예를 제시하였으며, 실험 및 PSIM 시뮬레이션을 통해 이론 해석의 정당성을 입증하였다.

• 한국컴퓨터정보학회논문지
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• 제28권12호
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• pp.231-238
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• 2023

부스트 PFC (Power Factor Correction)컨버터는 AC 입력 전류의 단일 역률과 낮은 THD (Total Harmonic Distortion)를 달성하기 위해 다양한 제어기법들이 연구되고 있다. 그중 인덕터 전류의 평균값을 전류지령에 추종하도록 제어하는 평균전류 모드 제어가 있으며 가장 널리 사용되고 있다. 하지만, 오늘날 디지털 프로세서의 발달로 고도화된 디지털 제어가 가능해지면서 부스트 PFC 컨버터의 예측제어가 관심을 받고 있다. 예측제어에는 예측 알고리즘으로 듀티를 미리 생성하는 예측전류 모드 제어 및 모델을 기반으로 한 비용함수를 선정하여 스위칭 동작을 하는 모델예측제어로 분류된다. 따라서 본 논문에서는 부스트 PFC 컨버터의 평균전류 모드 제어, 예측전류 모드 제어, 모델예측 전류 제어를 간단히 설명한다. 또한, 시뮬레이션을 통해 전체 부하 및 다양한 외란 조건에서의 전류 제어를 비교 분석한다.

• 정보처리학회논문지C
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• 제10C권5호
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• pp.625-634
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• 2003

인터넷 멀티캐스팅 기술은 지난 10여년간의 기술 발전에도 불구하고 아직 본격적인 서비스 보급이 이루어지지 못하고 있다. 주된 이유는 멀티캐스트 라우팅에서의 트래픽 제어, 글로벌 인터넷에서의 멀티캐스트 주소 할당, 멀티캐스트 신뢰전송 기법 등의 문제가 아직 해결되지 않았기 때문이다. 최근 인터넷 방송, 실시간 증권정보 서비스 등의 멀티캐스트 응용 서비스에 대한 요구가 급격히 증가함에 따라, 새로운 인터넷 멀티캐스팅 기술로써 오버레이 멀티캐스팅이 개발되고 있다 본 논문은 오버레이 멀티캐스팅 기술을 살펴보고, 새로운 멤버가 그룹에 가입하는데 걸리는 시간을 단축하는 방안을 제안한다. 기존의 방식은 잠재적인 부모 노드를 발견하기 위해서 한번에 트리의 한 레벨씩을 검색해 내려갔으며, 이로 인하여 긴 가입 지연 시간이 야기되었다. 또한, 트리의 매 레벨에서 자신과 가까운 노드를 잠재적인 부모 노드로 지적함으로써, 최적의 부모 노드를 선택하려고 노력하였지만 실제로 노드의 제한 차수로 인하여 자신과 가장 가까운 잠재적인 부모 노드를 선택하지 못하였으며, 이로 인해 트리의 효율성이 떨어졌다. 본 논문에서는 이러한 가입 지연 시간을 감소시키고, 생성된 트리의 효율성을 높이기 위해서, 트리의 두 레벨씩 검색하는 방안을 제안한다. 이 방식은 가입 요청 메시지를 자신의 자식 노드에게 전달하는 방식으로, 평상시에 트리 유지를 위한 추가적인 오버헤드 없이, 가입 요청이 왔을 때 검색 메시지의 수를 증가시켜서, 빠르게 가입을 완료한다. 또한, 더 많은 노드를 검색함으로써 좀 더 효율적인 트리를 생성하게 도와준다. 제안하늘 방안의 성능을 평가하기 위해서, 그룹의 멤버 수와 제한 차수를 기준으로 검색 시간 및 검색한 노드의 수 그리고 트리 스위칭 횟수를 측정하였다. 시뮬레이션 결과에서 제안한 기법이 기존의 방식에 비해서 가입 지연 시간을 단축시켰으며, 좀 더 효율적인 트리를 생성하는 것을 볼 수 있었다.본 연구결과 이소플라본은 전립선암 환자의 혈중 지질 패턴과 항산화체계를 개선시키는 효과를 보였다. 따라서 이소플라본이 지질대사에 미치는 영향과 항산화작용기전에 대한 보다 심층적인 연구가 이루어져야 할 것이며, 보다 많은 전립선암 환자를 대상으로 이소플라본 섭취에 따른 장기적인 임상실험연구가 이루어져 이소플라본이 전립선암 환자의 삶의 질을 향상시킬 수 있는지에 대한 다각적인 검토가 필요하다고 본다. 중 참가성 , 흥미성, 지속성, 대인관계 4개의 측정항목에서 높은 증가율을 보여 치료효과가 큰 것으로 판단된다. 원예 치료 실시 후의 자체설문지 평가결과 원예 활동을 통해서 달라진 점은 개인적으로 가족, 이웃 간의 긍정적인 변화를 이끌어내고 있다는 것을 발견할 수 있었고 다양한 원예프로그램이 인상깊었다고 하였으며 다음진행에 추가적으로 야외에서 진행할 프로그램에 대한 욕구가 표출되었다. 이것을 통해 개인적 치료경험과 가족, 이웃 간의 지지망 형성이 중요하며 긍정적인 영향을 주었다는 것을 볼 수 있었다. 또한 다양한 원예치료프로그램의 적용과 야외 활동을 조화롭게 적용한다면 성공적인 프로그램 진행에 도움을 될 것으로 판단된다. 이상의 결과를 종합하면 정신지체장애인에게 원예치료 프로그램을 실시한 이후에 원예에 대한 관심이 높고 자아존중 감이 향상되었으며 원예치료 프로그램에 대한 높은 만족도를 보였고 원예치료에 대한 참가성, 흥미성, 지속성, 대인관계성에서 높은 증가율을 보여 치료프로그램의 개입이 유의미한 효과가 있는 것으로 나타났다. 이러한 결과들 볼 때 의도적인 원예치료활동을 통해서 심신의 치료를 경험하$\infty$I 자존감이 향상되며 회원 상호관계를 통한 사회부적응문제를 치료하여 사회성이 향상될 것이라는 목표에 대한 높은 달성정도를 볼 수 있다. 또한 지속적이고 흥미를 유발하는 원예치 료 프로그램을 적용한다면 심리적, 신체적, 정서적 치료효과가 높은 향상을 보이고 자신감과

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.53-60
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• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.65-73
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• 2006

본 논문에서는 각종 지능형 센서, control system 및 battery-powered system 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 시스템을 위한 14b 200KS/s $0.87mm^2$ 1.2mW 0.18um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서, 동시에 면적을 최소화하기 위해 입력단 샘플-앤-홀드 앰프를 전혀 사용하지 않는 알고리즈믹 구조를 채택하였으며, 전체 ADC의 전력소모를 최소화하기 위해 핵심 아날로그 회로 부분에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 제안하였고, multiplying D/A 변환기에는 클록 선택적인 샘플링 커패시터스위칭 기법을 적용하였다. 또한, 초저전력 온-칩 기준 전류 및 전압 발생기를 제안하여 전체 ADC의 전력소모를 최소화하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.98LSB 및 15.72LSB 수준을 보인다. 또한, 200KS/s의 동작 속도에서 SNDR 및 SFDR이 각각 최대 54dB, 69dB이고, 전력 소모는 1.8V 전원 전압에서 1.2mW이며 제작된 ADC의 칩 면적은 $0.87mm^2$이다

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 전자공학회논문지SC
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• 제40권1호
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• pp.19-29
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• 2003

본 논문에서는 기존의 방법과는 달리 4 단계의 보정 기법을 적용하여 미세한 적외선 (infrared : IR) 신호를 검출해내는 비냉각 적외선 센서 어레이를 위한 CMOS 신호 검출회로를 제안한다. 제안하는 신호 검출회로는 11 비트의 A/D 변환기 (analog-to digital converter : ADC)와 7 비트의 D/A 변환기(digital to-analog converter : DAC), 그리고 자동 이득 조절 회로 (automatic gain control circuit : AGC)로 구성되며, 비냉각 센서 어레이를 동작시키는 DC 바이어스 전류 성분, 화소간의 특성 차이에 의한 변화 성분과 자체 발열 (self-heating)에 의한 변화 성분을 포함하는 적외선 센서 어레이의 출력 신호로부터 미세한 적외선 신호 성분만을 선택적으로 얻어낸다. 제안하는 A/D 변환기에서는 병합 캐패시터 스위칭(merged-capacitor switching : MCS) 기법을 적용하여 면적 및 전력 소모를 최소화하였으며, D/A 변환기에서는 출력단에 높은 선형성을 가지는 전류 반복기를 사용하여 화소간의 특성 차이에 의한 변화 성분과 자체 발열에 의한 변화 성분을 보정할 수 있도록 하였다. 시제품으로 제작된 신호 검출회로는 1.2 um double-poly double-metal CMOS 공정을 사용하였으며, 4.5 V 전원전압에서 110 ㎽의 전력을 소모한다. 제작된 시제품으로부터 측정된 검출회로의 differential nonlinearity (DNL)와 integral nonlinearity (INL)는 A/D 변환기의 경우 11 비트의 해상도에서 ±0.9 LSB와 ±1.8 LSB이며, D/A 변환기의 경우 7비트의 해상도에서 ±0.1 LSB와 ±0.1 LSB이다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.16-24
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• 2002

본 논문에서는 높은 해상도와 고속 신호 샘플링을 위해 병합 캐패시터 스위칭(merged-capacitor switching：MCS) 기법을 적용한 10b 120 MSample/s CMOS 파이프라인 A/D 변환기(analog-to- digital converter：ADC) 회로를 제안한다. 제안하는 ADC의 전체 구조는 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조를 사용하였고, MDAC(multiplying digital-to- analog converter)의 캐패시터 수를 50 %로 줄임으로써 해상도와 동작 속도를 동시에 크게 향상시킬 수 있는 MCS 기법을 적용하였다. 제안하는 ADC는 0.25 um double-poly five-metal n-well CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 ${\pm}$0.40 LSB, ${\pm}$0.48 LSB 수준을 보여준다. 100 MHz와 120 MHz 샘플링 주파수에서 각각 58 dB와 53 dB의 SNDR(signal-to-noise-and-distortion ratio)을 얻을 수 있었고, 100 MHz 샘플링 주파수에서 입력 주파수가 나이퀴스트(Nyquist) 입력인 50 MHz까지 증가하는 동안 54 dB 이상의 SNDR과 68 dB 이상의 SFDR(spurious-free dynamic range)을 유지하였다. 입출력단의 패드를 제외한 칩 면적은 3.6 $mm^2$(＝ 1.8 mm ${\times}$ 2.0 mm)이며, 최대 동작 주파수인 120 MHz 클럭에서 측정된 전력 소모는 208 mW이다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.