• 대한전자공학회논문지SD
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• 제47권8호
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• pp.47-55
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• 2010

본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기 (Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 um CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 mW (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 $1mm{\times}1mm$ 이었다.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1193-1200
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• 2005

본 논문에서는 JPEG2000 표준에서 주파수 변환기법으로 채택된 이산 웨이블릿 변환과 선형양자화 방법을 사용하여 영상 전체가 아닌 영상의 부분 데이터만을 암호화하여 계산양을 줄이는 부분 암호화 방법을 제안하고 하드웨어로 구현하였다. 또한 계산양이 많은 암호화 알고리즘 대신 비교적 계산양이 적은 카오스 시스템을 이용함으로써 계산양을 더욱 감소시킨다. 영상 데이터의 변환 방법은 암호화할 부대역을 선택하여 영상데이터를 일정한 블록으로 만든 후 무작위로 좌/우 쉬프트 하는 방법과 두 가지 양자화 할당 방식(하향식-코드 할당방식/반향-코드 할당방식)에 따라 데이터를 교환하는 방식을 사용한다. 제안한 암호화 방법을 소프트웨어로 구현하여 약 500개의 영상을 대상으로 실험한 결과 원 영상 데이터를 부분적으로 암호화함으로써 원 영상을 인식할 수 없을 정도의 암호화효과를 얻을 수 있음을 알 수 있었다. 구현한 하드웨어 암호화 시스템은 삼성 $0.35{\mu}m$ 팬텀-셀 라이브러리를 사용하여 합성함으로써 게이트 수준 회로를 구성하였고 타이밍 시뮬레이션을 수행한 결과 100MHz 이상의 동작 주파수에서 안정적으로 동작함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제9권4호
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• pp.59-68
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• 2009

본 논문은 최근 소개된 curvelet 변환 구성을 사용하여 하잇브리드 다초점 이미지 융합 기법을 다룬다. 하잇브리화는 MS 융합 규칙을 새로운 "복제" 방법과 결합시킴으로써 얻어진다. 제안된 기법은 MS 규칙을 사용하여 각 분해 레벨 이미지의 스펙트럼내에 m개의 가장 두드러진 항들만을 융합시킨다. 이 기법은 이미지의 어떠한 스케일과 방향, 이동에서 변환 집합의 MSC에 충실하여 m-항 융합으로 합성이 이루어진다. 제안한 방법을 평가하기 위하여 Xydeas 와 Petrovic이 제안한 경계선에 민감한 객관적 품질 척도를 적용하였다. 실험 결과는 제안한 기법이 잉여, 쉬프트-불변 Dual-Tree 복소수 웨이블릿 변환에 대한 대안으로서의 가능성을 보여주었다. 특히, 50%의 m-항 융합은 어떤 시각적인 품질 저하를 갖지 않는 결과를 주는 것이 확인되었다.

• 한국정보처리학회논문지
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• 제4권7호
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• pp.1900-1906
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• 1997

본 논문에서는 FPGA에 회로를 설계할 때, 일괄검사가 가능한 BIST의 효율적인 BILBO(이하 EBILBO)를 설계한다. 제안된 일괄검사 알고리즘은 회로의 복잡도와 규모가 큰 회로에서 하나의 핀(pin)으로 정상속도에서 회로검사가 가능하다. BIST 설계에서, 필요한 검사패턴은 의사 랜덤패턴으로 생성하고, 출력은 다중 입력 쉬프트 레지스터에 의한 병렬 신호분석으로 검사하였다. 제안된 알고리즘은 VHDL로 동작적 기술하므로 검사패턴 생성과 응답분석 및 압축에 대한 모델을 용이하게 변경할 수 있다. FPGA상에 설계된 회로에서, 구현된 BIST의 EBILBO의 면적과 성능은 ISCAS89 벤치마크 회로를 통하여 평가하였다. 600 셀(cell) 이상의 회로에서 EBILBO 면적은 30% 이하로 감소하고, 검사패턴은 500K 정도로 신축성 있게 생성되고, 고장검출률의 범위는 88.3%에서 100%임을 확인하였다. 일괄검사의 BIST를 위한 EBILBO 동작은 정상모드와 병행하여 실시간으로 검사모드를 $s+n+(2^s/2^p-1)$시간 내에 동시에 수행할 수 있다.(CUT의 PI 수;n, 레지스터 수;s, p는 다항식의 차수). 제안된 알고리즘은 VHDL 코딩으로 설계와 검사가 병행될 수 있는 라이브러리로 구축되어 DFT에 광범위하게 응용되어질 수 있다.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.79-88
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• 2009

경계면스캔 구조는 시험대상회로의 입력측 스캔경로에 직렬입력을 통하여 시험패턴을 입력하고, 병렬로 대상회로에 인가한 후, 응답값을 출력측 스캔경로를 통하여 TDO로 직렬로 출력하는 시험구조로서, 대상회로의 동작속도에 맞추어 인가되는 연속적인 시험패턴에 대한 대상회로의 동적인 변화되는 출력을 관찰하는 것이 불가능하다. 본 논문에서는 대상회로의 동작속도 환경하에서 연속적인 시험패턴을 입력하여 시험대상회로의 연속적인 동적인 출력값들을 지속적으로 TDO로 출력함으로써 대상회로에 대한 성능시험에 사용할 수 있는 패턴생성기와 CBSR(Continuous capture Boundary Scan Register)를 이용한 시험구조와 시험절차를 개발하였다. 본 논문에서 사용된 CBSR은 연속캡쳐 설정과 쉬프트경로 설정을 위해 개발되었으며, 표준의 경계면 스캔 레지스터의 기능을 정상적으로 수행하도록 설계되었다. Altera의 Max+Plus 10.0를 사용하여 패턴생성기와 CBSR을 이용한 시험구조를 설계하고, 스캔구조를 적용 설계하고, CCAP명령어를 사용한 시험절차를 시뮬레이션을 통해 제안된 시험구조의 동작의 정확성을 확인하였다.

• 전자공학회논문지
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• 제52권4호
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• pp.115-124
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• 2015

본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안을 제안하고 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 부분 곱을 생성해 지연시간을 감소시킨다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다. 제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 제안한 곱셈기는 기존의 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소함을 보였다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1074-1080
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• 2020

본 논문은 공정, 전압 및 온도에 둔감하며, 출력전압 상태에 따라 3가지 동작모드가 가능한 디지털 제어 벅 변환기를 제안한다. 기존 디지털 제어 방식의 벅 변환기는 A/D 변환기, 카운터 및 딜레이 라인 회로를 사용하여서 정확한 출력 전압을 제어하였다. 정확한 출력 전압 제어를 위해서는 카운터 및 딜레이 라인 비트 수를 증가시켜서 회로 복잡성 증가 문제점을 지니고 있다. 이러한 회로의 복잡성 문제를 해결하기 위해서 제안된 회로에서는 8비트 및 16 비트 양 방향 쉬프트 레지스터를 사용하고 최대 128비트 해상도까지 듀티비 제어가 가능한 벅 변환기를 제안한다. 제안하는 벅 변환기는 CMOS 180 나노 공정 1-poly 6-metal을 사용하여 설계 및 제작하였으며, 2.7V~3.6V의 입력 전압과 0.9~1.8V의 출력 전압을 생성하고, 리플전압은 30mV, 전력 효율은 최대 92.3%, 과도기 응답속도는 4us이다.

• 정보보호학회논문지
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• 제12권3호
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• pp.49-59
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• 2002

이동 통신에서의 보안은 전자 거래가 급증함에 따라 더욱 중요하게 되었다. 무엇보다도 이동 통신 환경에 적합한 인증 및 키 합의는 보안의 필수 조건이다. 이를 위하여 Diffie-Hellman, EIGamal 등의 공개키 암호 시스템을 기반으로 하는 프로토콜이 제안되었으며, 이들은 대수학의 기반 아래 이산 대수 문제 어려움을 바탕으로 이뤄지는데, 연산 속도가 느리고 키 길이가 길어 이동 통신 환경에 적용하기에는 많은 제약점이 있다. 본 논문에서는 이동 통신 환경의 제약점인 제한된 자원들, 제한된 계산력, 제한된 대역폭을 극복할 수 있는 NTRU 기반의 인증 및 키 합의 프로토콜을 제안한다. 이는 잘려진 다항식 환(truncated Polynomial ing)에서 작은 수의 덧셈과 쉬프트 연산만 행하기 때문에 속도가 빠르며 키 생성이 용이하고 쉽다. 또한 NTRU 래티스 상에서의 짧은 벡터 찾는 어려운 문제(SVP/CVP)로 인해 보안성이 강하여 안전하다.

• 정보보호학회논문지
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• 제12권2호
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• pp.65-76
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• 2002

신상욱 등은 PKC'98에서 기존 RIPEMD-160, HAVAL, SHA-1와 같은 해쉬 함수의 장점을 이용하여 160비트의 출력 길이를 갖는 새로운 해쉬 함수를 제안하였다.$^{[1]}$ 최근 FSE 2002에서 한 대완 등은 PKC'98에 제안된 해쉬 함수의 부울 함수가 당초 설계자의 의도와는 달리 일부 부울 함수가 SAC(Strict Avalanche Criterian)을 만족하지 않음을 지적하고, 설계자의 의도에 맞게 모든 부울 함수가 SAC의 성질을 만족한다는 가정 하에, $2^{-30}$의 확률로 충돌 쌍을 찾는 공격방법을 제안하였다.$^{[2]}$ 본 논문에서는 위의 방법을 개선하여, PKC'98에서 제안된 해쉬 함수의 origin version의 전체라운드에 대해 2^{-37.13}$의 확률로 충돌 쌍을 찾을 수 있음을 보인다. 그리고 PKC'98에 제안된 해쉬 함수의 문제점이 메시지에 의존한 쉬프트 값의 사용에 있음을 지적한다.

• 정보보호학회논문지
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• 제13권1호
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• pp.139-146
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• 2003

본 논문은 과포화 다변수 방정식을 이용하여 LILI-128 스트림 암호를 분석한다. LILI-128 암호$^{[8]}$ 는 128비트 키를 가진 선형귀환 쉬프트 레지스터 기반의 스트림 암호로 구조를 살펴보면 크게 “CLOCK CONTROL” 부분과 “DATA GENERATION” 부분으로 나뉘어진다. 분석 방법은 “DATA CENERATION” 부분에 사용되는 함수 \ulcorne $r^{d}$ 의 대수적 차수가 높지 못하다는 성질을 이용한다. 간략히 설명하면 차수(K)가 6차인 다변수 방정식을 많이 얻을 수 있고, 이를 7차 (D)의 다변수 방정식으로 확장하여 주어진 변수보다 많은 연립방정식을 얻어 그 해를 구하는 XL 알고리즘을 통해 전수조사보다 빠르게 키정보를 찾을 수 있다. 결과 중 가장 좋은 것은 출력 키수열 2$^{26.3}$비트를 가지고 2$^{110.7}$ CPU 시간을 통해 128비트 키정보를 얻는 것이다.다.