• 대한전자공학회논문지SD
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• 제48권10호
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• pp.82-90
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• 2011

스마트폰을 비롯한 각종 매체가 발전함에 따라 우수한 성능의 부동소수점 연산기 필요성이 점차 증가하고 있다. 이러한 요구에 따라 이 논문에서는 기본이 되는 덧셈/뺄셈 뿐 아니라 기존보다 향상된 곱셈과 비교, 변환 연산을 수행하는 고속의 단정도/배정도 부동소수점 연산기의 설계를 제안한다. 가장 많이 사용하는 덧셈/뺄셈 연산기는 반올림 연산 시에 병렬화 작업을 수행함으로서 최적화를 구현하였다. 그래픽 연산 등에서 복잡한 수의 행렬연산이 많이 사용되는데, 이를 빠르게 계산하기 위해서 곱셈기 대신에 곱셈 후 덧셈을 수행하는 단일 곱셈-누산기(MAF)를 설계하였다. 분기 명령은 프로그램에서 자주 사용하는 명령으로 비교 연산에 의해 분기 조건이 결정되는데 이 논문에서는 파이프라인이 완료되기 전에 수행된 비교연산의 결과값을 바이패싱함으로서 연산의 수행시간을 감소시켰다. 또한 IEEE754-2008 표준에 추가된 변환연산을 포함하여 설계하였다. RTL 설계를 검증하기 위하여 연산기마다 40만개의 테스트 벡터를 가중치 무작위 방식으로 선별하여 시뮬레이션을 수행하였다. 검증 후에는 삼성 저전력 45nm 공정에서 합성을 수행하여 600MHz의 동작 주파수를 만족하였다. 또한 개선된 FPU와 기존의 FPU와 비교하여 면적의 감소를 확인하였다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.252-265
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• 2000

본 논문에서는 3차원 그래픽의 처리 과정 중 부동 소수점 연산이 많은 소요되는 geometry 프로세싱 처리 방법과 계산량을 단계별로 분석하였다. 그리고, 그래픽 프로세싱의 수행 특성을 추출하여, 이에 맞는 기능 유닛을 설계하고, 데이터 처리 방안과 제안하는 geometry 프로세서의 구조를 설명한 다음, 성능을 분석하였다. 제안하는 geometry 프로세서는 부동 소수점 덧셈, 곱셈, 나눗셈 연산을 동시에 수행 가능하며, geometry 프로세싱 전 단계를 수행하는데 23.5%의 성능 향상이 있었다. 그리고, 나눗셈/제곱근 연산을 위해서 면적대 성능비가 우수한 SRT 나눗셈 연산기를 추가하여 곱셈 연산기를 이용하는 연산기보다 약 23%의 성능 향상을 이루었다.

• 한국초등수학교육학회지
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• 제18권2호
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• pp.237-255
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• 2014

본 연구의 목적은 초등학생들의 소수 개념에 대한 이해 정도와 소수 연산에 대한 수행 능력을 분석하여 소수 지도에 대한 교수학적 시사점을 얻고자 함이다. 이를 위해 조사연구를 실시하였고, 156명의 6학년 학생들을 대상으로 하였다. 결과 분석은 각 문항별 정답률과 오류가 많이 발생하는 요소를 살펴보았다. 검사 결과, 초등학생들의 소수 개념과 그 연산에서 85.64%의 정답률을 나타냈고, 소수 개념(89.23%), 덧셈(89.84%), 뺄셈(89.56%) 영역보다 소수의 곱셈(80.73%)과 나눗셈(78.85%) 영역에서 낮은 이해도를 보였다. 소수 개념과 그 연산에 대한 학습이 진행될수록 학습 격차가 더 커진다는 것을 알 수 있었기에 낮은 학년에서부터 점진적으로 학습결손을 줄여주려는 노력이 필요하다. 이에 학습 결손을 해소하기 위한 프로그램이 필요하며, 소수의 교수 학습도 개념과 원리를 중시하는 방향으로 바뀌어야 할 것이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.198-201
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• 2007

본 논문에서는 변형된 Newton-Raphson 알고리즘과 LUT(Look Up Table)를 사용하는 역제곱근 연산기를 제안한다. Newton-Raphson 부동소수점 역수 알고리즘은 일정한 횟수의 곱셈을 반복하여 역수 제곱근을 계산하는 방식이다. 변형된 Newton-Raphson 알고리즘은 하드웨어 구현에 적합하도록 변환되었으며, LUT는 오차를 줄이기 위해 개선되었다. 제안된 연산기는 LUT의 크기를 최소화하고, 순환적인 구조가 아닌 2-stage pipeline 구조를 가진다. 또한 IEEE-754 부동소수점 표준을 기초로 하는 24-bit 데이터 형식을 사용해 면적과 속도 향상에 유리하여 휴대용 기기의 멀티미디어 분야의 응용에 적합하다. 본 역제곱근 연산기는 소수점 이하 8-bit의 정확도를 가지며 VHDL을 이용하여 설계되었다. 그 크기는 $0.18{\mu}m$ CMOS 공정에서 약 4,000 gate의 크기를 보였으며 150MHz에서 동작이 가능하다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.547-554
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• 2008

본 논문에서는 2단 파이프라인 구조의 부동 소수점 승산기 회로를 설계하였다. 부동 소수점 승산기는 3차원 그래픽 API인 OpenGL과 Direct3D를 위한 단일 정밀도 곱셈 연산을 지원하며, 포화 연산, 면적 효율적인 점착(sticky) 비트 발생기 및 플래그 프리픽스 가산기를 결합하여, 면적 효율적이며 적은 파이프라인 지연 구조를 갖는다. 설계된 회로는 $0.13{\mu}m$ CMOS 표준 셀을 사용하여 합성 한 결과 약 4-ns의 지연시 간을 갖고 있으며, 약 7,500개로 구성된다. 설계된 부동 소수점 승산기의 최대 연산 성능은 약 250 MFLOPS이므로, 3차원 모바일 그래픽 분야에 효율적으로 적용 가능하다.

• 대한전자공학회논문지SD
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• 제42권10호
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• pp.55-64
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• 2005

본 논문에서는 실시간 3D 가속을 효과적으로 하기 위해 기하학 처리 과정에 적합한 부동 소수점 연산기를 설계하였다. 설계한 부동 소수점 연산기는 IEEE-754 단정도 형식을 지원하도록 하여 기하학 처리에 적합하게 하였고 설계한 부동 소수점 연산기는 Xilinx-Vertex2에서 부동소수점 덧셈/곱셈기는 100 MHz, 부동소수점 NR 역수 계산기는 120 MHz, 부동 소수점 멱승기는 200 MHz, 부동 소수점 역 제곱근 연산기는 120 MHz의 동작 주파수를 각각 확인 하였다. 또한 설계된 부동소수점 연산기를 이용해 실제 기하학 프로세서를 구현하여 실제 3B 데이터 처리를 확인하였다.

• 전자공학회논문지
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• 제50권3호
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• pp.50-58
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• 2013

본 논문에서는 제한된 범위의 Signed-Digit number 인코딩과 축약 단계를 이용한 고정소수점 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 제한된 범위의 SD number로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 숫자의 범위를 줄임으로써 SD number 다중 피연산자 덧셈의 한번에 연산 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 빠르게 수행 할 수 있다. 제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 Signed-Digit number를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.3%, 전체 면적은 5.3% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 지연시간 및 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.

• 대한수학교육학회지:학교수학
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• 제9권1호
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• pp.99-117
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• 2007

본 연구의 목적은 소수 나눗셈을 도입하는 수업에서 아동들이 소수 나눗셈을 이해하는 과정을 분석하고 소수 나눗셈 학습과 관련한 어려움을 극복하는 과정에서 아동들이 전개하는 논리적 추론의 특징을 분석하는 것이다. 초등학교와 중학교 수학에 어떤 차이점이 있다면 그것은 논리적 추론의 특성에서 찾을 수 있다. 따라서 초등학교 고학년 아동의 논리적 추론의 특성을 탐구할 필요가 있으며 이를 위해 본 연구에서는 초등학교 5학년 아동을 대상으로 (자연수)${\div}$(소수) 학습을 하면서 나타나는 논리적 추론의 특성을 규명하였다. 연구 결과 5학년 아동들은 구체적 조작 수준을 넘어 가설-연역적 추론의 수준을 경험하면서 형식적 조작기의 특성을 보였다. 그리고 두 종류의 가역성 가운데 상반성에 기초한 아동의 설명은 소수 나눗셈과 관련한 어려움을 극복하는데 효과적이라는 것과 함께 이런 가역성은 아동들이 곱셈과 나눗셈을 같은 연산 체계로 이해할 수 있게 함을 알 수 있다.

• 대한수학교육학회지:학교수학
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• 제10권2호
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• pp.155-179
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• 2008

7차 교육과정에서 곱셈 문제들은 구구단을 암기하고 적용하여 푸는 기능적인 면에 치중하고 있어 아동들이 세거나 그리는 덧셈적 사고에 머무르고 있다. 정수, 소수, 분수, 비 비율과 같은 수의 확장에서 효율적으로 곱셈과 나눗셈을 사용하여 풀 수 있는 능력과 자신이 풀이한 방법을 정확하게 설명할 수 있는 곱셈적 사고로의 이행을 위한 다양한 연구가 부족하다. 본 논문은 초등학교 5학년을 중심으로 덧셈적 사고에 머무르는 아동의 사고가 보다 높은 수준의 곱셈적 사고로 이행하도록 하기 위한 교수-학습 자료를 개발하고, 적용한 후 그 결과를 분석하였다. 덧셈적 사고와 곱셈적 사고에 대한 새로운 틀을 제시하고 이에 알맞은 자료를 개발함으로써 개발된 자료의 타당성과 곱셈적 사고로의 용이로운 전이가 가능함을 검증할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1017-1020
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• 1998

We propose an algorithm which processes the floating-point $n_{addition}$traction and rounding in parallel. It also processes multiplication and rounding in the same way. The hardware model is presented that minimizes the delay time to get results for all the rounding modes defined in the IEEE Standards. An unified method to get the three bits(L, G, S)for the rounding is described. We also propose an unified guide line to determine the 1-bit shift for the post-normalization in the Floating-point $n_{addition}$traction and multiplication.