• The Transactions of the Korean Institute of Electrical Engineers C
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• v.48 no.5
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• pp.315-318
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• 1999

We have proposed and fabricated the new bottom-gated polycrystalline silicon (poly-Si) thin film transistor (TFT) with a partial amorphous-Si region by employing the selective laser annealing. The channel layer of the proposed TFTs is composed of poly-Si region in the center and a-Si region in the edge. The TEM image shows that the local a-Si region is successfully fabricated by the effective cut out of the incident laser light in the upper a-Si layer. Our experimental results show that the ON/OFF current ratio is increased significantly by more than three orders in the new poly-Si TFT compared with conventional poly-Si TFT. The leakage current is decreased significantly due to the highly resistive a-Si re TFTs while the ON-series resistance of the local a-Si is reduced significantly due to the considerable inducement of electron carriers by the positive gate bias, so that the ON-current is not decreased much.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.129-129
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• 2003

최근에 능동 영역 액정 표시 소자(Active Matrix Liquid Crystal Display, AMLCD)에서 고해상도와 빠른 응답속도를 요구하게 되면서부터 다결정 실리콘(poly-Si) 박막 트랜지스터(Thin Film Transistor, TFT)가 쓰이게 되었다. 그리고 일반적으로 디스플레이의 기판을 상대적으로 저가의 유리를 사용하기 때문에 저온 공정이 필수적이다. 따라서 새로운 저온 결정화 방법과 부가적으로 최근 디스플레이 개발 동향 중 하나인 대화면에 적용 가능한 공정인 금속유도 결정화 (Silicide Mediated Crystallization, SMC)가 연구되고 있다. 이 소자는 top-gated coplanar구조로 설계되었다. (그림 1)(100) 실리콘 웨이퍼위에 3000$\AA$의 열산화막을 올리고, LPCVD로 55$0^{\circ}C$에서 비정질 실리콘(a-Si:H) 박막을 550$\AA$ 증착 시켰다. 그리고 시편은 SMC 방법으로 결정화 시켜 TEM(Transmission Electron Microscopy)으로 SMC 다결정 실리콘을 분석하였다. 그 위에 TFT의 게이트 산화막을 열산화막 만큼 우수한 TEOS(Tetraethoxysilane)소스로 사용하여 실리콘 산화막을 1000$\AA$ 형성하였고 게이트는 3000$\AA$ 두께로 몰리브덴을 스퍼터링을 통하여 형성하였다. 이 다결정 실리콘은 3$\times$10^15 cm^-2의 보론(B)을 도핑시켰다. 채널, 소스, 드래인을 정의하기 위해 플라즈마 식각이 이루어 졌으며, 실리콘 산화막과 실리콘 질화막으로 passivation하고, 알루미늄으로 전극을 형성하였다 그리고 마지막에 TFT의 출력특성과 전이특성을 측정함으로써 threshold voltage, the subthreshold slope 와 the field effect mobility를 계산하였다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.1263-1264
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• 2007

자계 유도 고상결정화(FESPC)를 이용하여 제작한 다결정실리콘(poly-Si) 박막 트랜지스터(TFT)는 비정질 실리콘 박막 트랜지스터(a-Si:H TFT)보다 뛰어난 전기적 특성과 우수한 안정성을 지닌다. $V_{DS}$ = -0.1 V에서 채널 폭과 길이가 각각 $5\;{\mu}m$, $7\;{\mu}m$인 P형 TFT의 이동도(${\mu}$)와 문턱 전압($V_{TH}$)은 각각 $31.98\;cm^2$/Vs, -6.14 V 이다. FESPC TFT는 일반 poly-Si TFT에 비해 채널 내 결정 경계 숫자가 많아서 상대적으로 열악한 특성을 가진다. 채널 길이 $5\;{\mu}m$인 TFT의 $V_{TH}$는 채널 길이 $18\;{\mu}m$ 소자의 $V_{TH}$보다 1.36V 작지만, 일반적으로 큰 값이다. 이 현상은 채널에 다수의 결정 경계가 존재하고, 수평 전계가 크기 때문이다. 수평 전계가 증가하면, 결정 경계의 전위 장벽 높이가 감소하게 되는데, 이는 DIGBL 효과이다. ${\mu}$의 증가에 따라서, 드레인 전류가 증가하고 $V_{TH}$은 감소한다. 활성화 에너지($E_a$)는 드레인 전압과 결정 경계의 수에 따라 변하는데, 드레인 전압이 크거나 결정 경계의 수가 감소하면 $E_a$는 감소한다. $E_a$가 감소하면 $V_{TH}$가 감소한다. 유리기판 위의 FESPC를 이용한 P형 poly-Si TFT의 $V_{TH}$는 채널의 길이와 $V_{DS}$에 영향을 받는다. 증가한 수평 전계가 결정 경계에서 에너지 장벽을 낮추는 효과를 일으키기 때문이다.

• Electrical & Electronic Materials
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• v.9 no.3
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• pp.277-283
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• 1996

The temperature dependent characteristics of hydrogenerated amorphous silcon thin film transistor (a-Si:H TFT) with a bottom gate of N-Type <100> Si wafer were investigated. Drain current on the hysteresis characteristic curve showed an exponential variation. Hysteresis area of TFT increased with the gate voltage increased and decreased with the small gate voltage. According to the variation of gate voltages, drain current of TFT increased by temperature increase, and hysteresis characteristics mainly depended on the temperature increase. The hysteresis current showed negative characteristics curve over 383K. The hysteresis occurance area and the differences of forward and reverse sweep were increased at the higher temperature. Hysteresis current of I$_{d}$(on/off) ratio decreased at the lower temperature and increased at the higher temperature.e.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.11 no.10
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• pp.790-795
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• 1998

Fabrication of inverted staggered power TFT devices and electrical characteristic were investigated. 16 fingers with drain and source electrode of TFT and 100V output voltage were designed successfully. It is observed that as $V_g$ increased, $I_d$ increase exponentially. Because of localized deep states of a-Si, $I_d$ shows irregular variation at low voltage. Output and transfer characteristic showed the same as typical variation. But electrical characteristic strongly depend on the channel length and thickness of silicon nitride and amorphous silicon.

• Proceedings of the Materials Research Society of Korea Conference
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• 2009.05a
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• pp.4.2-4.2
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• 2009

산화아연 (ZnO)으로 대표되는 산화물반도체는 최근 다양한 비정질 산화물반도체들이 개발되고 있고 높은 이동도와 저온공정 등의 장점으로, 실리콘 기반 박막소자 (비정질-Si, 또는 다결정-Si(LTPS) 트랜지스터)를 대체할 차세대 박막 트랜지스터 (Thin-Film Transistor)의 핵심소재로 관심을 모으고 있다. 또한, 산화물 반도체는 근본적으로 투명하므로, 투명 전극 및 투명 기판재료와 함께 투명 디스플레이도 구현시킬 수 있을 것이다. 그렇지만, 핵심 전자소재로서 향후 디스플레이 및 디바이스에 성공적으로 적용되기 위해서는 소자의 특성 뿐만아니라, 전기적 신뢰성(reliability)을 강화시킬 필요가 있다. 본 발표에서는 In-Ga-Zn-oxide (IGZO), Zn-Sn-oxide (ZTO), Zn-In-Sn-oxide (ZITO) 및 도핑원소를 첨가한 소재에 이르기까지 다양한 산화물 반도체 소재 기술과 소자의 신뢰성 향상을 위한 기술 등을 소개할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.95-95
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• 2011

비정질 산화물 반도체(Amorphous oxide semiconductors: AOSs)는 대면적화에도 불구하고 높은 이동도를 가지고, 상온에서도 제작할 수 있고, 투명 플렉시블 디스플레이 소자에 사용할 수 있기 때문에 최근 들어 각광받고 있는 연구 분야이다. 본 연구에서는 스퍼터링을 이용하여 활성층을 Amorphous indium gallium zinc oxide(a-IGZO)로 증착할 시에 스퍼터의 파워와 챔버내의 Ar/O2 비율을 다르게 했을 때 소자에 미치는 영향을 MIS구조를 이용하여 분석했다. 또한 같은 조건의 a-IGZO 활성층을 사용한 박막트랜지스터(TFT) 소자의 절연막의 종류를 바꿔가며 제작했을때의 소자의 특성 변화에 대해서도 분석하였다. 먼저 60 nm 두께의 a-IGZO층을 Heavily doped된 N형 실리콘 기판위에 스퍼터링 파워와 가스 분압비를 달리하여 증착하였다. 그 후 30 nm두께의 SiO2, Al2O3, SiNx 절연막을 증착하고, 마지막으로 열 증발 증착장비(Thermal Evaporator)를 이용하여 Al 전극을 150nm 증착하였다. 소자의 전기적 특성 분석은 HP4145와 Boonton 720을 사용하여 I-V와 C-V를 측정하였다. 위의 실험으로부터 스퍼터에서의 증착 rf파워가 증가할수록 a-IGZO 박막 트랜지스터에서의 캐리어 이동도가 감소하는 것을 볼 수 있었고, 챔버내의 가스분압비와 소자의 절연막의 종류가 변하면 a-IGZO 박막 트랜지스터의 전기적 특성이 변하는 것을 볼 수 있었다. 이러한 캐리어 이동도의 감소와 전기적 특성의 변화의 이유는 a-IGZO 활성층의 bulk trap과 절연막, 활성층 사이의 interface trap에 의한 것으로 보여진다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1995.05a
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• pp.43-46
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• 1995

We fabricate a bottom gate a-Si:H TFT on N-Type <100> Si wafer. According to the variation of gate and drain voltage, the hysteresis characteristic curves were measured experimentally. Also, we showed that the model predict the hysteresis characteristic successfully. Drain current on the hysteresis characteristic currie showed an exponential variation. Hysteresis area of TFT increased with the drain voltage increase and decreases with the drain voltage decrease.

• Proceedings of the KIEE Conference
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• 1991.11a
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• pp.257-260
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• 1991

The current-voltage characteristics of inverted-ataggered type a-Si TFT has been successfully obtained by 2-D simulation using Finite Difference Method. Potential and charge distibutions in a-Si TFT's has been calculated by considering localized states in the forbidden gap. The results of numerical simulation have good agreement with the our experimental data.

• Proceedings of the IEEK Conference
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• 2000.11b
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• pp.33-36
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• 2000

Active-controlled field emitter arrays (ACFEAs) are developed by monolithically integrating molybdenum field emitter arrays with amorphous silicon thin film transistors (a-Si：H TFTs) on glass substrate. Transfer and output characteristics of the fabricated ACFEAs showed that the emission currents of FEAs can be accurately controlled by the gate bias voltages of TFTs. Also, the emission currents of the ACFEAs kept stable without any fluctuations during the 30 min-operation.