• 한국산학기술학회논문지
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• 제13권7호
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• pp.3152-3159
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• 2012

본 논문은 비동기식 프로세서를 위한 새로운 명령어 레벨 소비 전력 모델을 제안한다. 최근까지 SoC에 내장되는 프로세서의 소비 전력을 예측하기 위한 다양한 소비 전력 모델들이 제안되었으나, 모두 동기식 프로세서들을 타겟으로 구현되었기 때문에 비동기식 프로세서에 적용할 경우 정확성이 떨어진다. 이러한 문제를 해결하기 위하여 비동기식 회로의 동작 특성을 반영한 새로운 비동기식 프로세서 소비 전력 모델을 제안하였다. 제안된 소비 전력 모델은 비동기식 8051 프로세서, A8051의 소비 전력 특성을 반영하여 구현되었고 게이트 레벨의 합성한 결과를 이용한 소비 전력 예측 결과와 비교하여 성능 평가를 수행하였다. 제안된 소비 전력 모델의 예측 결과는 게이트 레벨의 소비전력 측정 결과와 비교하여 90.7%의 정확도를 보였고, 1,900 배 이상 시뮬레이션 시간을 단축하였다.

• 한국콘텐츠학회논문지
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• 제12권7호
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• pp.11-20
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• 2012

본 논문은 비동기식 프로세서, A8051의 명령어 레벨 소비 전력 모델을 제안한다. 제안된 소비 전력 모델은 명령어 레벨로 프로세서가 소비하는 전력을 예측하지만, 프로그램이 실행되는 동안 비동기식 파이프라인의 동작 특성을 반영한다. 따라서, 제안된 방법은 프로세서 소비 전력 모델의 복잡도와 시뮬레이션 시간의 증가 없이 비동기식 임베디드 프로세서 소비 전력 모델의 정확도를 효과적으로 향상시켰다. 제안된 소비 전력 모델은 A8051의 소비 전력 특성을 반영하여 구현되었고 게이트 레벨의 합성한 결과를 이용한 소비 전력 예측 결과와 비교하여 성능 평가를 수행하였다. 제안된 소비 전력 모델은 게이트 레벨의 소비 전력예측 결과와 비교하여 94%의 정확도를 보였고, 1,600 배 이상 시뮬레이션 시간을 단축하였다.

• 전자통신동향분석
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• 제30권6호
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• pp.90-98
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• 2015

본 논문에서는 비동기식 회로기술의 최근 동향을 분석하기 위해 관련 분야의 가장 저명한 학회인 비동기식 회로 및 시스템 학회(International Symposium on Asynchronous Circuits and Systems: ASYNC)에 투고된 논문과 기존의 동향분석 자료를 비교 분석하여 제시하고, 관련 업체의 상용화 사례를 통한 비동기식 회로 기술전망을 제시한다. 조사된 논문은 2011년부터 2015년까지 투고된 총 90편의 논문을 각 기준에 따라 분류하고, 연도별, 국가별, 기관별 동향을 분석함으로 최근 관련 기술의 연구동향을 통계화하여 제시하였다. 분석 결과 지난 최근 3년 내 Low Power 분야가 주목할 만한 성장세를 보였고, 상용화 사례로는 Intel의 비동기식 설계를 통한 네트워크 칩, IBM의 Brain inspired processor인 TrueNorth 프로세서 등이 주목할 만하다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2001년도 춘계학술발표논문집
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• pp.12-15
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• 2001

본 논문에서는 고효율 멀티미디어 프로세서 아키텍쳐에 대해 논의하였다. 제안한 멀티미디어 프로세서 아케텍쳐는 제안한 방법은 기존의 멀티미디어 프로세서의 단점들인 각종 텍스트, 사운드, 비디오 등의 미디어 들을 1개의 칩 속에서 처리할 수 있도록 하였으며, 또한 멀티미디어의 특성인 상호대화식 처리도 가능하게 하였다. 특히, 완전한 그래프에 기반을 둔 네트워크를 지향하므로 소프트웨어 없이 메모리 맵의 노드어드레싱을 가능하게 하였으며, 데이터 형태에 의존하는 완전한 재구성이 가능하며 동기/비동기를 갖는 시간 공유와 공간 공유 처리가 가능하다. 또한, 연속적임과 동적인 매체 데이터의 버스 충돌을 방지할 수 있으며 지역적임과 전반적인 공유 메모리 구조로부터의 버스 충돌도 방지할 수 있으며, 또한 가상현실과 흔합현실에도 적용할 수 있으리라 사료된다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.51-58
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• 2007

본 논문은 비동기식 프로세서에서 동작 상황에 따라 파이프라인 구조가 변경 가능하고 명령어 종류에 따라 병렬처리를 지원하는 적응형 파이프라인 구조를 제안하였다. 제안된 구조는 동작이 불필요한 스테이지를 건너뛰는 스테이지 스키핑(stage-skipping)과 다음 스테이지가 비어 있으면 현재 스테이지와 다음 스테이지를 하나로 통합하는 스테이지 통합(stage-combining) 기법을 지원한다. 이 기법들은 명령어 종류에 따라 서로 다른 데이터패스를 사용하는 명령어들을 병렬로 처리하여 머신 사이클을 단축시켜 프로세서의 동작 속도를 증가시킨다. 본 논문에서는 제안된 파이프라인 구조를 적용한 ARM 명령어 호환 프로세서를 설계하였다. 이 프로세서는 VHDL로 설계한 후 $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성되었다. SPEC2000 벤치마크를 사용하여 성능을 평가한 결과, 타겟 프로세서는 평균 365 MIPS의 속도로 동작하여 영국 맨체스터 대학에서 개발한 비동기 프로세서인 AMULET3i에 비해 2.3배 높은 성능을 보였다. 제안된 파이프라인 기법과 프로세서 구조는 고속 비동기식 프로세서 설계에 적용 가능하다.

• 한국정보과학회논문지:시스템및이론
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• 제29권1호
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• pp.42-56
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• 2002

WHDL이나 Verilog와 같은 기존의 하드웨어 기술 언어(Hardware Description Language)를 이용하여 비동기 마이크로세서를 모델링하고 시뮬레이션을 수행할수 있으나 핸드셰이크 프로토콜 (handshake protocol) 에 의해 동작하는 비동기 마이크로프로세서의 기술이 지나치게 복잡해진다. 결과적으 로 성능 평가 시간이 너무 길어져 상위 수준(system level)에서의 효과적인 설계 공간 탐색에 많은 어려움을 겪는다. 따라서 상위 수준에서 비동기적 특성인 핸드 셰이크 프로토콜을 쉽게 모델링하고 빠른시간 내에 효과적으로 시뮬레이션할수 있는 방법론과 도구가 필요하다. 이런 목적 하에 프로세서 모델링과 시 뮬레이션을 통하여 성능 평가를 수행할수 있는 자동화 도구 SLEDS(System Level Event Driven Simulator)를 개발하였다. 본 도구의 궁극적 목표는 프로세서를 구성하는 모듈들의 지연을 조절하여 (delay balancing)전체적으로 프로세서가 고성능을 얻을수 있도록 최적화 조건을 구하는 것이다. 이와 더불어 정의된 행위를 실제로 수행함으로써 예상한 결과와 실제 결과를 비교하여 설계가 제대로 되었는지 상위 수준에서의 검증을 목표로 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.724-727
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• 2008

현재까지 이진 덧셈기에 대한 연구는 다양한 방법으로 연구되었다. 비동기식 덧셈기들의 최악 지연시간과 평균 지연시간에 대한 연구에 의하면, 하이브리드 구조의 캐리선택 덧셈기가 리플캐리 덧셈기에 비해 32비트 비동기 RISC 프로세서에서 17%, 64비트 마이크로프로세서에서 23%의 성능 향상을 보였다. RSA와 같이 복잡하고 고성능의 연산을 필요로 하는 프로세서 시스템에서는 가장 기본적인 연산을 수행하는 덧셈기에 대한 최적화가 필수적이다. 현재까지 다양한 구조와 여러 가지 방법으로 덧셈기에 대한 면적과 지연시간에 대한 연구는 덧셈 방식이나 덧셈기 구조에 대한 것이 대부분이었다. 본 논문에서는 자동 합성 측면에서 덧셈기의 성능을 분석하고 설계하였다. 덧셈기를 소그룹으로 나누어 각 소그룹에 대한 크기 차이와 합성 방법에 따라서 구현된 덧셈기들의 성능 및 소요 면적을 분석하여 복잡한 대단위 연산을 요하는 공개키 암호화 프로세서에 적합한 최적화된 덧셈기의 구조를 제안한다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.1976-1979
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• 2008

현재까지 이진 덧셈기에 대한 연구는 다양한 방법으로 연구되었다. 비동기식 덧셈기들의 최악 지연시간과 평균 지연시간에 대한 연구에 의하면, 하이브리드 구조의 캐리선택 덧셈기가 리플캐리 덧셈기에 비해 32비트 비동기 MSC 프로세서에서 17%, 64비트 마이크로프로세서에서 23%의 성능 향상을 보였다. RSA와 같이 복잡하고 고성능의 연산을 필요로 하는 프로세서 시스템에서 는 가장 기본적인 연산을 수행하는 덧셈기에 대한 최적화가 필수적이다. 현재까지 다양한 구조와 여러 가지 방법으로 덧셈기에 대한 면적과 지연시간에 대한 연구는 덧셈 방식이나 덧셈기 구조에 대한 것이 대부분이었다. 본 논문에서는 자동 합성 측면에서 덧셈기의 성능을 분석하고 설계하였다. 덧셈기를 소그룹으로 나누어 각 소그룹에 대한 크기 차이와 합성 방법에 따라서 구현된 덧셈기들의 성능 및 소요면적을 분석하여 복잡한 대단위 연산을 요하는 공개키 암호화프로세서에 적합한 최적화된 덧셈기의 구조를 제안한다.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.72-79
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• 2010

본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.

• 한국콘텐츠학회논문지
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• 제10권3호
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• pp.64-71
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• 2010

최근에는 프로세서의 고성능화에 따라 명령어 캐시와 데이타 캐시를 분리하는 구조의 설계가 일반적이다. 본 논문에서는 혼합 지연모델을 갖는 비동기식 명령어 캐쉬구조를 제안하며, 데이타 패스에는 지연무관인 회로모델을 적용하고 메모리 에는 번들지연모델을 도입하였다. 요소기술로는 명령어 캐시는 CPU, 프로그램 메모리와 4-상 핸드쉐이크(hand-shake) 프로토콜로 데이터를 전달하고, 8-K바이트, 4상 연관의 맵핑 구조를 가지며 Pseudo-LRU 엔트리 교체알고리즘을 채택하였다. 성능분석을 위하여 제안된 명령어 캐시를 게이트레벨로 합성하고 32비트 임베디드 프로세서와 연동하는 플랫폼을 구축하였다. 구축한 플랫폼에서 MI벤치마크 프로그램을 테스트하여 99%의 캐시히트율과 레이턴시가 68% 감소하는 결과를 얻었다.