• 대한전자공학회논문지SD
• /
• 제41권3호
• /
• pp.8-8
• /
• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2008년도 추계학술대회 논문집 전기설비전문위원
• /
• pp.266-268
• /
• 2008

신호잡음 제거 및 대역 선택용으로 사용되고 있는 필터의 특성을 보정하기 위한 전압 안정화 회로를 설계하기 위한 방법으로 전류비교 방식의 전압안정화 회로를 설계하였다. 제안된 전류비교 방식의 전압안정화 회로는 부가적인 회로가 추가로 필요하지 않아 칩 면적을 최소화 할 수 있고, 저전력 특성을 만족시키는 전류 비교 방식을 이용하여 원하고자 하는 각각의 채널 선택에 따른 제어 전압을 안정적으로 공급함으로써 주파수 특성을 유지시킬 수 있다. 설계된 전류비교방식을 통하여 전류를 감지 및 비교하여 자동적으로 보상하고 원하는 채널에 따라 각각의 제어 전압을 일정하게 유지될 수 있음을 시뮬레이션 결과를 통하여 확인하였다.

• 전기의세계
• /
• 제29권6호
• /
• pp.354-361
• /
• 1980

Weil-Dobke 회로 및 2-parameter TRV회로의 문제점을 검토하고 비교적 간단한 네가지의 4-parameter TRV 회로에 대한 기초적인 검토가 이루어졌으나 현단계에서 각 회로에 대한 회로계산등의 적극적인 검토를 할 수는 없었고 앞으로 컴퓨터나 TNA등의 설비를 이용할 수 있을 경우 전반적인 비교검토를 하고 그것을 바탕으로 우리 연구소의 기존 설비를 최대로 활용할 수 있는 회로를 채택하는 것이 바람직하다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.1-9
• /
• 2009

본 논문에서는 MOS 트랜지스터가 FN 스트레스에 의해 문턱전압이 이동하는 현상을 이용하여 비교기 회로의 옵셋을 제거하는 방법을 소개하고, 이를 비교기 회로의 성능개선에 적용해 보인 결과를 보인다. 옵셋이 성능을 저하시키는 대표적인 회로인 DRAM의 비트라인 감지증폭기에 적용하여 옵셋을 제거하는 방법을 설명하고, 테스트 회로를 제작 및 측정하는 실험을 통해서 이를 검증한다. 본 방식은 래치구조가 포함된 모든 형태의 비교기에 적용가능하며, 스트레스-패킷이라고 명명한 형태의 스트레스 바이어스 시퀀스를 통해 다양한 초기 옵셋값을 가지는 많은 숫자의 비교기가 동시에 거의 제로 옵셋으로 수렴할 수 있음을 보인다. 또한 이 방법을 비교기 회로에 적용하는데 있어서 고려해야 할 몇 가지 신뢰도 조건에 대해서도 고찰한다.

• 대한전자공학회논문지SD
• /
• 제41권3호
• /
• pp.83-92
• /
• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• 전자공학회논문지
• /
• 제50권7호
• /
• pp.149-156
• /
• 2013

본 논문에서는 bump 회로를 이용한 하드웨어 기반의 윤곽선 검출 회로를 제안한다. 하나의 픽셀은 빛을 전기적인 신호로 변환하는 active pixel sensor (APS)와 주변 픽셀의 밝기 차이를 비교하는 bump회로로 구성된다. 제안하는 회로는 $64{\times}64$의 이미지를 대상으로하며, 각 열(column)마다 비교기를 공유한다. 비교기는 외부에서 인가되는 기준전압을 통해 최종적으로 대상픽셀의 윤곽선 여부를 판별한다. 또한 기존의 4개 혹은 그 이상의 픽셀 데이터를 비교하는 윤곽선 검출 알고리즘을 상대적으로 간소화하여 대상픽셀을 포함하여 3개의 픽셀만으로 윤곽선 검출을 가능토록 제안하였다. 따라서 하나의 픽셀에 비교적 적은 수의 트랜지스터로 구성하였다. 따라서 제한적인 픽셀 크기에서 fill factor를 충분히 확보함으로써 수용 가능한 조도의 범위를 확장하였고, 기준전압을 외부에서 입력 받기 때문에 윤곽선 레벨을 조절 할 수 있다. Bump 회로기반의 윤곽선 검출 회로는 0.18um CMOS 공정에서 설계되었으며, 1.8V의 공급전압에서 픽셀 당 0.9uW의 전력 소모율, 34%의 fill factor을 갖는다. 이는 기존회로대비 전력 소모율을 90% 개선하였고, 기존 회로에 비하여 면적은 약 18.7%, fill factor는 약 16%를 더 확보하였다.

• 대한전자공학회논문지SD
• /
• 제43권11호
• /
• pp.98-104
• /
• 2006

기존의 버스트 모드 자동전력제어 회로는 저 전력과 단일 칩화에 적합한 효율적인 구조인 반면에 데이터 율(data rate)이 높아짐에 따라 영의 밀도(zero density) 영향을 심하게 받아 에러를 야기하였다. 본 논문에서는 더블 게이트 MOS와 MOS다이오드를 이용하여 주입전류의 불균형을 보상하는 할 수 있는 새로운 구조의 첨두 비교기를 고안하고 이를 자동전력제어 회로에 적용하여 높은 데이터 율에서도 영의 밀도 변화에 강한 버스트 모드 자동전력제어 회로를 제안하였다. 제안한 자동전력제어 회로 내의 첨두 비교기는 높은 데이터 율에서 영의 밀도 변화에도 불구하고 정확한 전류비교 기준점을 견지하며 에러 없이 정상동작 하였다. 또한 제안한 첨두 비교기는 저전력 구조이고 대용량의 커패시터가 사용되지 않아 단일 칩화에도 적합하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1998년도 하계학술대회 논문집 F
• /
• pp.1908-1910
• /
• 1998

지금 까지 유도 가열용 인버터의 여러 가지 회로 방식이 소개 되었다. 그러나, 회로 방식을 선정 하는데 있어서 설계자의 취향, 또는 종래의 회로을 채택으로 인하여, 각기 다른 출력, 스위치 소자의 정격 전압, 전류, 및 수동 소자의 정격 전압, 전류을 만족하는 회로 선정이 될 수 있는 수식적 모델링, 비교 실험이 부족 하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 추계학술대회
• /
• pp.429-432
• /
• 2017

본 논문에서는 고성능 비교기를 이용한 전파정류 애너지 하베스팅 회로를 설계하였다. 설계된 회로는 크게 Negative Voltage Converter, Active Diode단으로 나뉜다. 그리고 Active Diode단에 포함된 비교기는 3-stage 형태로 구현 하였으며 Pre-amplification, Decision circuit, Output buffer단으로 나뉜다. 이 비교기는 Propagation delay를 줄이고 하베스팅 회로의 전압 및 전력 효율을 향상 시키는 것이 주된 목적이다. 제안된 회로는 Magna $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 에너지 하베스팅 회로의 칩 면적은 $612{\mu}m{\times}444{\mu}m$이다.

• 한국전자파학회:학술대회논문집
• /
• 한국전자파학회 2001년도 종합학술발표회 논문집 Vol.11 No.1
• /
• pp.176-179
• /
• 2001

본 논문에서는 접지면에 스파이럴 형태로 식각된 패턴을 갖는 DGS (Defected Ground Structure) 전송선로가 제시되었다. 제시된 스파이럴 DGS 회로에 대한 새로운 등가회로 모델을 제안하였고 등가회로의 각 파라미터는 EM-시뮬레이션과 DGS의 공진 특성 조건식으로부터 유도하였다. 스파이럴 DGS의 등가회로는 λ/2 단락 전송선로와 병렬로 연결된 인턱터로 구성된 비교적 간단한 구조로 제시되었다. 등가회로의 각 파라미터를 추출하고 기존의 아령 형태의 DGS 회로와 특성을 비교하여 장단점에 따른 그 응용성을 고찰하였다.