RSA 암호 알고리즘의 고속 연산에 핵심이 되는 법 곱셈 (modular multiplication)을 고속으로 처리하기 위해서 몽고메리 알고리즘이 연구되고 발전되어 왔다. 이 몽고메리 알고리즘에서는 법 곱셈에 나눗셈이 들어가지 않기 때문에 빠른 법 곱셈 연산을 수행할 수 있다. 하지만, 일반 잉여 형태의 숫자를 몽고메리 표현 형태로 변환하고 이후에 결과를 다시 일반 잉여 형태로 변환하는 과정에서 별도로 연산이 필요하게 된다. 1024 비트 이상의 고비도의 RSA 연산을 수행하기 위해서는 키 비트를 워드 단위로 쪼개어 다진법 개념을 도입하여 연산할 수가 있다. 본 논문에서는 몽고메리 알고리즘을 개선시키기 위하여 오퍼랜드 스캐닝 개념을 도입한 방법을 연구하여 비교하였다. 각각의 방법은 최적화에 대한 이슈, 메모리 공간에 대한 이슈, 연산 시간에 대한 이슈를 고려 대상으로 한다.
유한체상의 곱셈기는 오류 제어 코드, 암호시스템 및 디지털 신호처리와 같은 여러 분야의 기본적인 구성 요소이다. 최근 다양한 유한체상의 곱셈기가 세미-시스톨릭 구조를 기반으로 제안되었다. 또한, 몽고메리 알고리즘은 효율적인 곱셈 연산 알고리즘으로 잘 알려져 있다. 본 논문은 유한체 상에서 다항식 표현을 사용하여 효율적인 몽고메리 곱셈 알고리즘을 유도하고 이를 기반으로 세미-시스톨릭 몽고메리 곱셈기를 제안한다. 제안한 곱셈기는 병렬 구조에 적합한 몽고메리 인자를 선택하였으며 전체 계산 구조를 두 부분으로 나누어 동시에 계산할 수 있다. 제안한 곱셈기는 기존의 곱셈기에 비해 시간 복잡도를 30%~50% 정도 줄임으로써 전체 시간 복잡도의 30% 정도를 줄였다.
최근 인터넷의 발달과 함께 인터넷 상에서의 데이터 보안에 대한 요구가 매우 증가되고 있다. 그래서 공개키 또는 비밀키 알고리즘을 사용하여 데이터 보안을 해결하고 있다. 대부분의 공개키 알고리즘은 모듈러 연산들을 기반으로 살고 있으며 이 중 복잡도가 가장 높은 모듈러 멱승 연산은 모듈러 곱셈 연산을 반복 수행하여 계산된다. 그래서 모듈러 곱셈연산을 효율적으로 계산하기 위한 많은 방법들이 제안되어 왔으며 하드웨어 구현 시 속도와 효율성 문제로 몽고메리 곱셈기에 대한 연구가 주목을 받아 왔다. 현재 몽고메리 곱셈 알고리즘을 이용한 곱셈기는 대부분이 성능과 면적만을 고려한 구조로 보안성 향상을 위해 입력 데이터의 비트수 증가 시 곱셈기의 구조 변경이 요구된다. 따라서 본 논문에서는 비트수 길이가 변하더라도 곱셈기 구조는 변함이 없는 GF(p)상에서의 Scalable한 몽고메리 곱셈기 구조를 제안한다. Sealable한 곱셈기의 구조는 FPGA와 같이 메모리를 포함하는 하드웨어 플랫폼에 적합하다. 제안된 구조는 Xilinx FPGA를 이용하여 하드웨어로 구현하며 ModelSim Tool을 통해 기능 및 타이밍 시뮬레이션을 수행한다.
RSA 등의 공개키 암호화 시스템에서는 매우 큰 정수에 대해서 모듈러 멱승을 수행한다. 그러므로 모듈러 멱승을 효율적으로 구현하기 위하여 많은 연구가 진행되어 왔다. 모듈러 멱승을 소프트웨어적으로 구현할 경우 시간적인 제약을 극복하지 못하므로, 이를 하드웨어로 구현하려는 연구도 많이 이루어지고 있는 추세이다. 몽고메리 곱셈 알고리즘은 비용이 많이 드는 모듈러 연산을 효율적으로 처리하고 있으므로 하드웨어적 구현에 현재 널리 쓰이고 있다. 몽고메리 곱셈 알고리즘은 내부적으로 당연히 곱셈연산을 주로 사용하기 때문에, 어떤 곱셈기를 사용하느냐가 성능에 영향을 미치게 한다. 본 논문에서는 몽고메리 곱셈기를 다양한 32비트 곱셈기를 적용해 보고, 성능 및 면적을 측정하였다. 이러한 측정 결과를 토대로 특정 응용에 알맞은 32비트 곱셈기를 적절히 선택하여 설계할 수 있을 것으로 기대한다.
통신망 및 그 이외의 네트워크 환경의 발전은 사회적으로 중요한 문제를 발생시켰다. 이러한 문제점 중 가장 중요한 것이 네트워크 보안 문제이다. 보안과 관련된 문제점들은 해킹, 크랙킹과 같은 방법으로 반 보안 분야를 확장시키며 발전되었다. 새로운 암호 알고리즘의 발달 없이 해커나 크래커로부터 데이터를 보호하기 위해서는 기존과 같이 키의 길이를 증대하거나 처리 데이터의 양을 증대시키는 방법 밖에는 없다. 본 논문에서는 공개키 암호 알고리즘의 몽고메리 승산부에서 처리속도를 감소시키기 위한 M3 알고리즘을 제안하였다. 매트릭스 함수 M(·)과 룩업테이블을 사용하는 제안된 M3 알고리즘은 몽고메리 승산부의 반복 연산부를 선택적으로 수행하게 된다. 이러한 결과로 변형된 반복 변환 부분은 기존 몽고메리 승산기에 비하여 30%의 처리율 향상을 가져왔다. 제안된 몽고메리 승산 M3 알고리즘은 캐리 생성부의 어레이 배열과 가변 길이 오퍼랜드 감소로 인한 병목 현상을 줄일 수 있다. 그러므로 본 논문에서는 제안된 M3 알고리즘을 공개키 암호시스템의 대표적인 시스템인 RSA에 적용하여 M3-RSA를 설계하였으며 설계 및 모의실험은 Synopsys ver 1999.10을 사용하였다. M3 알고리즘은 기존 승산알고리즘에 비하여 30%의 처리속도 증가를 보임으로서 크랙 및 처리율 향상에 영향이 많은 공개키 암호시스템에 적합하리라 사료된다.
본 논문에서는 RSA 암호 알고리즘의 핵심 계산 과정인 모듈로 곱셈 연산의 효율적인 하드웨어 구현을 위해 새로운 알고리즘과 하드웨어 구조를 제시한다. 기존의 몽고메리 알고리즘이 LSB 우선 방법을 사용한 것과는 달리 여기서는 MSB 우선 방법을 사용하였으며, RSA 암호 시스템에서 키가 일정 기간 동안 변하지 않고 유지된다는 점에 착안해 계수(Modulus)에 대한 보수(Complements)를 미리 계산해 놓고 이를 이용하여 모듈로 감소 처리를 간단히 덧셈으로 치환하도록 하였다. 보수들을 저장할 몇 개의 레지스터와 그들 중 하나를 선택하기 위한 간단한 멀티플렉서(Multiplexer)만을 추가함으로써 몽고메리 알고리즘이 안고 있는 홀수 계수 조건과 사후 연산이라는 번거로움을 없앨 수 있다. 본 논문에서 제안하는 알고리즘은 하드웨어 복잡도가 몽고메리 알고리즘과 비슷하며 그 내부 계산 구조를 보여주는 DG(Dependence Graph)의 지역 연결성 (Local Connection), 모듈성(Modularity), 데이터의 규칙적 종속성 (Regular Data Dependency)등으로 인한 실시간 고속 처리를 위한 VLSI 구현에 적합하다.
본 논문에서는 몽고메리 모듈러 곱셈(Montgomery Modular Multiplication) 알고리즘을 이용하여 효율적인 모듈러 곱셈기를 제안한다. 본 논문에서 제안한 곱셈기는 프로그램 가능한 셀룰라 오토마타(Programmable Cellular Automata, PCA)를 기반의 구조로 설계되어 하드웨어 복잡도를 줄이고, 곱셈시 몽고메리 알고리즘을 이용하여 일반적인 나눗셈 없이 모듈러 연산을 수행하여 시간 복잡도를 최소화 한다. 제안된 곱셈기는 시간적, 공간적인 면에서 간단하고 효과적으로 구성되어 지수연산을 위한 하드웨어의 하부구조나 오류 수정 코드(Error Correcting Code)의 연산에서 효율적으로 이용될 수 있을 것이다.
유한 필드 GF(2$^{m}$ ) 상에서의 곱셈은 Diffie-Hellman key exchange, EIGamal과 같은 공개키 암호시스템에서의 기본적인 연산이다. 본 논문에서 는 셀룰러 오토마타를 이용하여 GF(2$^{m}$ ) 상에서 몽고메리 곱셈을 m 클럭 사이클만에 처리하는 새로운 구조를 제시 하였다. 본 논문에서 제시된 몽고메리 곱셈기는 모듈러 지수기, 나눗셈기, 곱셈의 역원기등을 효율적으로 구현하는데 활용될 수 있다. 또한 셀룰러 오토마타는 간단하고도 규칙적이며, 모듈화 하기 쉽고 계층화 하기 쉬운 구조이므로 VLSI구현에도 효율적으로 활용될 수 있다.
본 논문에서는 RSA 암호화 알고리즘을 지원하기 위한 암호화 프로세서의 구조를 제안한다. 본 논문의 RSA 암호화 프로세서는 빅 몽고메리 알고리즘(FIOS)을 기반으로 제안되였으며, 다양한 비트 길이(128∼2048 비트)를 지원한다. RSA 암호화 프로세서의 구조는 RSA 제어 신호 발생기, 빅 몽고메리 프로세서(가산기, 승산기)의 모듈로 구성된다. 빅 몽고메리 프로세서의 가산기와 승산기는 다양한 알고리즘을 이용하여 구현하였다. 내장형 시스템에 적합하게 설계하기 위하여 여러 가지 연산기를 합성한 결과 중에서 ARM 코프로세서와 연동할 수 있는 동작주파수를 갖는 연산기 중에서 가장 작은 연산기를 선택하였다. RSA 암호화 프로세서는 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었으며, C언어와 Cadence의 Verilog-XL을 이용하여 검증하였다. 검증된 모델은 하이닉스 0.25$\mu\textrm{m}$ CMOS standard cell 라이브러리를 이용하여 합성되었으며, 2.3V, 10$0^{\circ}C$ 최악 조건에서 동작한다. 본 논문에서 제안한 RSA 암호화 프로세서는 약 51MHz의 주파수에서 동작하며, 게이트 수는 nand2 게이트 기준으로 36,639 gates의 면적을 가진다.
이진체 상의 타원곡선 B-233을 지원하는 타원곡선 암호 프로세서를 32-비트 워드기반 몽고메리 곱셈기를 이용하여 설계하였다. 스칼라 곱셈을 위해 수정된 몽고메리 래더 (Modified montgomery ladder) 알고리즘을 적용하여 단순 전력분석에 내성을 갖도록 하였으며, Lopez-Dahab 투영 좌표계와 페르마의 소정리(Fermat's little theorem)를 적용하여 하드웨어 자원 소모가 큰 나눗셈과 역원 연산을 제거하여 저면적으로 설계하였다. 설계된 ECC 프로세서는 Xilinx ISim을 이용하여 기능검증을 하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 100 MHz의 동작 주파수에서 9,614 GEs와 4 Kbit RAM으로 구현되었으며, 최대 동작 주파수는 125 MHz로 예측되었다.
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[게시일 2004년 10월 1일]
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