• 한국정보과학회논문지:시스템및이론
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• 제28권6호
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• pp.301-309
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• 2001

본 논문에서는 RSA 암호 시스템의 핵심 과정인 모듈로 멱승 연산에 대한 새로운 하드웨어 구조를 제시한다. 본 방식은 몽고메리 곱셈 알고리즘을 사용하였으며 기존의 방법들이 데이터 종속 그래프(DG : Dependence Graph)를 수직으로 매핑한 것과는 달리 여기서는 수평으로 매핑하여 1차원 선형 어레이구조를 구성하였다. 그 결과로 멱승시에 중간 결과값이 순차적으로 나와서 바로 다음 곱셈을 위한 입력으로 들어갈 수 있기 때문에 100%의 처리율(throughput)을 이룰 수 있고, 수직 매핑 방식에 비해 절반의 클럭 횟수로 연산을 해낼 수 있으며 컨트롤 또한 단순해지는 장점을 가진다. 각 PE(Processing Element)는 2개의 전가산기와 3개의 멀티플렉서로 이루어져 있고, 암호키의 비트수를 k비트라 할 때 k+3개의 PE만으로 파이프라인구조를 구현하였다. 1024비트 RSA데이터의 암호 똔느 복호를 완료하는데 2k$^2$+12k+19의 클럭 수가 소요되며 클럭 주파수 100Mhz에서 약 50kbps의 성능을 보인다. 또한, 제안된 하드웨어는 내부 계산 구조의 지역성(locality), 규칙성(regularity) 및 모듈성(modularity) 등으로 인해 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• 한국초전도학회:학술대회논문집
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• 한국초전도학회 1999년도 High Temperature Superconductivity Vol.IX
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• pp.112-114
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• 1999

Superconducting multiplexer consisting of hairpin type filters has been designed for the reduction of the physical size of the device. Pulsed laser deposition with a Nd:YAG laser has been used to grow high quality YBCO superconducting films on MgO substrates. Multiplexer has been designed to have the center frequencies at 13.6 CHz and 13.9 GHz on MgO substrate with the size of 20 ${\times}$ 20 ${\times}$ 0.5mm$^3$. It is possible to implement superconducting multiplexer having two passbands on the limited 20 ${\times}$ 20 ${\times}$ 0.5mm$^3$ MgO substrate by adopting hairpin type filters. This type of superconducting device will be useful for the integration of microwave subsystem.

• 대한임베디드공학회논문지
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• 제14권6호
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• pp.313-319
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• 2019

Finite field operations have played an important role in error correcting codes and cryptosystems. Recently, the necessity of efficient computation processing is increasing for security in cyber physics systems. Therefore, efficient implementation of finite field arithmetics is more urgently needed. These operations include addition, multiplication, division and inversion. Addition is very simple and can be implemented with XOR operation. The others are somewhat more complicated than addition. Among these operations, multiplication is the most important, since time-consuming operations, such as exponentiation, division, and computing multiplicative inverse, can be performed through iterative multiplications. In this paper, we propose a multiplexer based parallel computation algorithm that performs Montgomery multiplication over finite field using redundant basis. Then we propose an efficient multiplexer based semi-systolic multiplier over finite field using redundant basis. The proposed multiplier has less area-time (AT) complexity than related multipliers. In detail, the AT complexity of the proposed multiplier is improved by approximately 19% and 65% compared to the multipliers of Kim-Han and Choi-Lee, respectively. Therefore, our multiplier is suitable for VLSI implementation and can be easily applied as the basic building block for various applications.

• 전자공학회논문지A
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• 제29A권8호
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• pp.34-40
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• 1992

This paper shows a new relational formula of multiplexing gain versus variable input bit rates useful for designing Nx1 ATM(Asynchronous Transfer Mode) multiplexer which mixes several asynchronous bit streams with different transmission rates. The relation between multiplexing gain and input bit stream speeds is derived from the occupied mean lenght(the width per unit time) of cells and the occupation probability of the number of cells at an arbitrary instant when the rates of the periodic cell strams change randomly. And the relation between multiplexing gain and variable bit rates from different number of input bit streams is analyzed accordingly. Under the condition of unlimited multiplexing speed, the more number of input bit streams increases, the bigger the multiplexing gain becomes. While for the case which restricts the multiplexing speed to a limited value, the multiplexing gain becomes smaller contrarily as the number of input bit streams continues too invrease beyond a boundary value. It is shown that for designing an ATM multiplexer according to the latter case, the combination of input bit streams should be determined such as its total bit rate is lower thean, but most apprpaximate to, the multiplexed output speed. Also the general formula evaluating the most significant parameters which should be needed to design the multiplexer is derived.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1288-1293
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• 2005

본 논문에서는 TDBM과 CMTEDD를 사용하여 다중출력조합디지털논리시스템 설계방법의 한가지를 제안하였다. 또한, CBDD와 CMTEDD를 기반으로 최종 조합디지털논리시스템 구성을 멀티플렉서를 사용하여 구현하였다. 제안한 방법은 기존의 방법에 비해 모듈사이의 내부결선을 효과적으로 줄일 수 있으며 입력변수의 쌍과 출력함수의 쌍에 의해 게이트 수를 줄일 수 있는 장점이 있다.

• 한국정보통신학회논문지
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• 제19권8호
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• pp.1839-1844
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• 2015

Low-density parity-check(LDPC) 코드는 우수한 에러 정정 능력으로 인해 점점 많은 통신 표준에서 채택되고 있으며 그 중 구현이 용이한 quasi-cyclic LDPC(QC-LDPC)가 많이 사용되고 있다. QC-LDPC 복호기에서는 데이터들을 rotation할 수 있는 cyclic-shifter가 필요하며, 이 cyclic-shifter는 다양한 크기의 rotation을 수행할 수 있어야 한다. 이러한 cyclic-shifter를 multi-size circular shifter(MSCS)라고 부르며, 이 논문에서는 MSCS를 적은 면적으로 구현한 구조를 제안한다. 기존의 직렬로 배치된 barrel-rotator 구조에서 rotation의 성질을 이용하여 필요 없는 멀티플렉서를 가려내고 이들을 제거함으로써 저면적을 구현하였다. 실험 결과 면적을 약 12% 줄일 수 있었다.

• 융합신호처리학회논문지
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• 제8권1호
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• pp.73-77
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• 2007

본 논문에서는 적응 필터링 분야에서 널리 쓰이고 있는 재귀형 LMS 필터의 고속연산을 위해 Cyclo-static 스케줄러를 이용하여 VLSI구현에 적합한 구조를 제안한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성되는데, 스케줄 생성단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 취하여 입력의 샘플링속도, 프로세서의 수, 그리고 주어진 입력에 대한 출력의 지연에 있어 최적인 Cyclo-static 스케줄러를 생성하여 각 프로세서간의 연결선이 최소가 되도록 스케줄을 변환한다. 회로도 생성 단계에서는 이 변환된 스케줄러로부터 미리 정의된 두 가지 형태의 프로세서 구조를 이용하여 그것을 구성하고 있는 레지스터 및 멀티플렉서의 할당을 행하고 제어신호를 포함한 완전한 회로도를 생성한다, 이렇게 생성된 회로도는 기존의 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.220-227
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• 2002

프랙탈 영상압축의 고속처리를 위한 일차원 VLSI 어레이를 설계하였다. 기존의 제안된 일차원 VLSI 어레이에서 중첩되는 이웃의 정의역블럭의 데이터들을 재사용하므로서 전체 연산에 필요한 데이터의 총입력 횟수를 감소시키고, 이로 인한 전체 처리시간을 줄였다. 어레이로 입력되는 데이터의존관계를 고려하여, 입력순서가 적절히 조정되었으며, 이에 따라 처리요소들을 설계하였다. 몇몇 처리요소에는 데이터의 저장 및 경로설정을 위한 레지스터와 멀티플렉서들이 추가되었다. 따라서 영상의 크기가 N이고 블럭의 크기가 B인 경우, 이 설계는 적은 하드웨어를 추가하여 기존의 어레이보다 처리속도가 (N-4B)/4(N-B)배 향상되었다.

• 한국전자파학회논문지
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• 제15권4호
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• pp.327-334
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• 2004

최근 빠르게 발전하고 있는 이동통신 서비스는 보다 만족스럽고 보다 우수한 성능의 무선 통신용 필터나 다이플렉서 혹은 트리플렉서와 같은 멀티플렉서를 요구하고 있다. 다이플렉서는 수신된 신호를 고주파와 저주파신호로 각각 분리하여 주는 소자로서 듀얼모드 단말기에 쓰이는 것으로 이미 잘 알려져 있다. 트리플렉서는 수신된 신호를 각각 세 개의 대역 즉 AMPS, GPS, US-PCS 등으로 구분하여 주는 소자로서 최근 서비스를 시작한 GPS 기능을 추가시키기 위한 triple-mode 소자라 할 수 있다. 하지만 GPS 대역(1.575 ㎓)과 US-PCS(1.85 ㎓∼l.91 ㎓) 대역이 서로 간섭을 일으킬 만큼 가깝기 때문에 각 출력단간의 Isolation 특성을 강화하는데 주력을 하였다. 본 연구에서 트리플렉서는 무라타 사의 인덕터와 캐패시터를 사용하였고, Agilent 사의 ADS를 이용하여 설계하였으며, 측정시 Agilent사의 VNA 8510C를 사용하여 측정하였다.

• 한국통신학회논문지
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• 제28권2A호
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• pp.102-109
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• 2003

본 논문에서는 GF(2m)상의 표준기저를 사용한 새로운 형태의 승산 알고리즘을 제안하였다. 제안된 알고리즘에서 승산의 전개를 데이터 선택방식으로 취하여 연산과정을 단순화하였다. 승산연산의 결과 발생하는 m차 이상의 차수를 갖는 항에 대하여 기약다항식을 적용하여 m-1차 이하의 표준기저들로 나타나게 하였다. 제안된 알고리즘의 회로구현을 위해 멀티플렉서를 사용하여 회로를 구성하였고, GF(24)에 대한 설계의 예를 보였다. 새로운 승산회로는 그 구성이 규칙성을 가지며 m의 증가에 대한 확장이 용이하다. 또한, 타 논문과의 비교결과 사용소자의 수가 비교적 적다. 따라서, VLSI의 실현과 타 연산회로에의 적용에 적합하다 할 수 있다.