• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.288-291
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• 2003

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이를 이용한 두 띠 행렬의 비트 연속 승산기 구현에 대하여 기술한다. 띠 폭이 3인 4$\times$4 띠 행렬이 주어질 때 워드 레블 승산기 설계를 위한 3차원 DG로부터 2차원 시스톨릭 어레이를 유도한 후, 워드 레블 PE를 비트 연속 승산기와 가산기를 이용하여 비트 레블 PE로 변환시켜 띠 행렬의 비트 레블 승산기를 설계한다. 구현된 워드 레블 승산기와 비트 레블 승산기는 RT 수준에서 VHDL로 모델링하여 동작을 검증하였다. 검증된 시스톨릭 어레이를 이용한 워드 레블 승산기와 비트 레블 승산기는 Hynix에서 제공하는 0.35$\mu\textrm{m}$ 셀 라이브러리를 사용하여 Synopsys design compiler로 합성되었다.

• 한국통신학회논문지
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• 제25권4B호
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• pp.629-634
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• 2000

본 논문에서는 VSDL 시스템을 위한 discrete wavelet multitone (DWMT) 송수신기의 구조에 대해 기술한다. DWMT 송수신기는 코사인 변조 필터 뱅크를 사용한 트랜스 멀티플렉서, 전송 채널의 영향을 최소화하기 위한 시간 영역 등화기 및 주파수 영역 등화기 등으로 구성된다. 주파수 영역 등화기를 위해 기존의 1차원 선형 등화기법을 시간 및 부채널 축의 2차원으로 확장하여 2차원 LMS 방법으로 구현하였다. 등화기 평가 계수를 DWMT 기반 VDSL 송수신기에 적용하여 ANSI T1E1.4의 VDSL 전송 시험 선로 규격을 사용한 모의실험을 통해 성능을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제28권10호
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• pp.520-529
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• 2001

캐리-세이브 가산기(CSA)는 빠른 수행과 작은 면적을 가지는 연산 하드웨어 구현에서 가장 효과적으로 사용되는 연산 셀들 중의 하나이다. 현재 CSA 적용기술의 근복적인 약점을 그 적용이 덧셈식으로 직접 변환되는 부분에 해당되는 회로에만 가능하다는 것이다. 이러한 제한점을 극복하기위하여, 우리는 새로운 몇가지 CSA 변환 기법들을 제안한다. 구체적으로 멀티플렉서를 포함한 연산에서의 CSA 변환, 다수 회로를 포함한 연산에서의 CSA 변환, 곱셈 연산을 내포한 연산에서의 CSA 변화를 제안한다. 또한 이러한 기법들을 실제의회로 합성에서 효과적으로 적용하는 통합 알고리즘을 제안한다. 우리는 다양한 실험을 통하여 제시된 기법들에 기반한 우리의 알고리즘의 기존의 CSA 방법들과 비교하여 실제적인 회로 합성에서 매우 효율적임을 보인다.

• 대한임베디드공학회논문지
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• 제14권6호
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• pp.313-319
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• 2019

Finite field operations have played an important role in error correcting codes and cryptosystems. Recently, the necessity of efficient computation processing is increasing for security in cyber physics systems. Therefore, efficient implementation of finite field arithmetics is more urgently needed. These operations include addition, multiplication, division and inversion. Addition is very simple and can be implemented with XOR operation. The others are somewhat more complicated than addition. Among these operations, multiplication is the most important, since time-consuming operations, such as exponentiation, division, and computing multiplicative inverse, can be performed through iterative multiplications. In this paper, we propose a multiplexer based parallel computation algorithm that performs Montgomery multiplication over finite field using redundant basis. Then we propose an efficient multiplexer based semi-systolic multiplier over finite field using redundant basis. The proposed multiplier has less area-time (AT) complexity than related multipliers. In detail, the AT complexity of the proposed multiplier is improved by approximately 19% and 65% compared to the multipliers of Kim-Han and Choi-Lee, respectively. Therefore, our multiplier is suitable for VLSI implementation and can be easily applied as the basic building block for various applications.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1288-1293
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• 2005

본 논문에서는 TDBM과 CMTEDD를 사용하여 다중출력조합디지털논리시스템 설계방법의 한가지를 제안하였다. 또한, CBDD와 CMTEDD를 기반으로 최종 조합디지털논리시스템 구성을 멀티플렉서를 사용하여 구현하였다. 제안한 방법은 기존의 방법에 비해 모듈사이의 내부결선을 효과적으로 줄일 수 있으며 입력변수의 쌍과 출력함수의 쌍에 의해 게이트 수를 줄일 수 있는 장점이 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.76-79
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• 2010

인터넷 웹 기반의 Home Securiy, ITS(Intelligent Traffic System), 관광산업, 생산현장 등 여러 분야에서 네트워크 카메라를 이용한 영상정보 시스템이 각광을 받고 있으며, 이에 따른 네트워크 카메라의 수요가 급속하게 증가하고 있다. 또한 이를 제어하기 위해서 비디오 서버가 복잡해짐에 따라 많은 비용이 드는 문제를 가지고 있다. 따라서 본 논문에서는 카메라 수의 증가에 따른 비디오 서버의 복잡성과 비용 문제를 해결하고자 다중 채널을 통해 입력되는 카메라의 영상 정보를 1채널 멀티플랙스 스위칭 처리를 하고 또한 영상 데이터를 자동으로 스위칭하는 시스템을 구현 하였다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.15-26
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• 2005

본 논문에서는 효율적인 $GF(2^m)$ 멀티 세그먼트 곱셈 연산 구조를 제안하고 제안된 구조의 타원곡선 암호 프로세서 설계 응용을 연구한다. 제안된 멀티 세그먼트 곱셈 연산 구조는 유한체 크기 m에 비하여 아주 작은 워드 조합 곱셈기를 이용하여 부분곱을 계산하고 거의 모든 내부 버스는 워드 크기이며 m 비트 멀티플렉서와 m 비트 레지스터를 하나만 사용한다. 따라서 조합 곱셈기의 워드 크기 w를 줄이고 세그먼트 수 k를 크게 하여 전체 데이터패스 자원 사용량이 최소화할 수 있다. 제안된 곱셈기는 디지트 시리얼 곱셈기로 구현된 ECC 프로세서와 비교할 때 이론적으로 자원 효율성이 우수하다 암호 프로세서의 자원 사용량은 구현에 필요한 기본 하드웨어 요소 수뿐만 아니라 구성 요소들의 배치와 연결 상태에도 의존한다. 제안된 프로세서의 실질적인 자원사용량을 디지트 시리얼 곱셈기 기반 암호 프로세서와 비교하기 위하여 두 종류의 프로세서를 FPGA 상에 구현하였다. 실험 결과로 제안된 멀티 세그먼트 곱셈기 기반 EU 프로세서는 유사한 성능을 가지는 디지트 시리얼 곱셈기 기반 EU 프로세서보다 자원 사용면에서 2배 정도 우수함을 보였다.

• 전자공학회논문지
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• 제54권7호
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• pp.21-28
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• 2017

FPGA 배치 툴 연구는 학계에서도 단순한 가상 아키텍처 모델 가정에서 벗어나 상용 툴처럼 캐리체인이나 광폭함수 멀티플렉서, 메모리/승산기 블록 등의 성능 및 밀도를 향상시키는 소자들을 포함하는 현실적인 모델을 적용하기 시작하였다. 이 때 발생하는 실제적 이슈들을 다룬 사전 패킹, 다층 밀도 분석 등의 기법이 초기 분석적 배치 (Analytic Placement)에 적용되어 밀도를 분산시키면서 배선 길이를 효과적으로 최소화한 연구가 앞서 발표된 바 있다. 더 나아가 궁극적으로는 타이밍을 최적화해야하기 때문에 많은 연구에서는 타이밍 제약 조건을 만족시키기 위한 기법들이 제시되고 있다. 그러나 초기 배치 후 진행되는 배치 적법화 및 배치 개선에서 주로 적용될 뿐 분석적 배치에서 이러한 타이밍 기법을 적용한 사례는 거의 없다. 본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 먼저 정적 타이밍 검증기를 집적하여 배선 길이가 최소화된 기존 배치 결과의 타이밍을 검사해 보았으며 위반을 감소시키기 위해 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 이 때 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 음수 슬랙 (Negative Slack)을 계산하여 이를 최소화하는 함수를 추가로 제안하여 비교하였다. 영역 분할 기법 (Partitioning)을 기반으로 배선 길이를 최소화하는 기존 배치 적법화를 그대로 사용한 후 타이밍 검증을 통해 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다. 배치 적법화 시 추가적인 타이밍 최적화 기법이 사용되지 않았기 때문에 타이밍 개선이 있다면 이것은 전적으로 분석적 배치의 목적 함수개선에 의한 효과이다. 12개 실용예제에 대해 실험한 결과, 목적 함수에 도착 시간 함수가 적용되었을 때 그렇지 않았을 때보다 최악 음수 슬랙 (Worst Negative Slack)이 평균 약 15% 정도 감소되었으며 음수 슬랙 함수가 적용되었을 때 이보다 약 6%정도 추가로 더 감소됨을 확인하였다.