• 한국정보통신학회논문지
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• 제14권3호
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• pp.684-690
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• 2010

기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가지고 있다. 이러한 문제점은 SoC의 내부의 IP 수가 많을수록, 전체적인 SoC의 성능을 저하시키게 되어, CPU 자체의 속도보다는 전체적인 통신 분배에 의해 SoC의 성능이 좌우 된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 SoC의 성능을 향상시키기 위해 크로스바 스위치버스 구조를 제안한다. 크로스바 스위치 버스는 마스터 모률 8개, 슬레이브 모듈 16개까지 연결이 가능하며, 다중 버스 채널구조로 되어 있어 병렬통신이 가능하다. 또한 각 16개의 슬레이브 인터페이스마다 우선순위 정보가 저장된 아비터가 내장되어 하나의 마스터가 슬레이브를 독점하는 것을 방지하는 것과 동시에 효율적인 통신을 지원한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상되었다.

• 한국통신학회논문지
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• 제30권5A
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• pp.417-425
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• 2005

KOINONIA는 고속 무선개인네트워크(Wireless Personal Area Network: WPAN) 기술로 개인 영역에서 고속의 데이터 전송과 멀티미디어 트래픽 전송을 지원하기 위해 개발되었다. 마스터와 슬레이브가 스타 토폴로지 형태로 피코넷을 구성한다. 멀티미디어 트래픽의 QoS를 위해 마스터가 슬레이브의 요청을 받아 채널을 할당해주는 TDMA방식의 매체 접근 방법을 사용하는데, 이때 마스터가 각 할당요청에 대해 스케줄링을 하는 방법이 네크워크 전체의 성능에 크게 영향을 끼치게 된다. 따라서 채널을 효율적으로 사용하고 멀티미디어 트래픽의 QoS를 효과적으로 보장하기 위해서는 효율적인 채널 할당 스케줄링 알고리즘이 필요하다. 본 논문에서는 슈퍼프레임의 길이와 관계없이 일정 간격으로 채널 타임을 할당할 수 있는 스케줄링 및 CAC(Connection Admission Control) 알고리즘을 제안하고 시뮬레이션을 통해 채널 사용과 QoS 측면에서 효과적임을 보였다. 또한 제안한 알고리즘은 기본적인 스케줄링 기법인 WRR(Weighted Round-Robin)에 비해 데이터 특성에 맞게 채널 타임을 할당하므로 채널타임 절약과 더불어 전력소비도 절약할 수 있다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2433-2438
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• 2011

버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 RTL 디자인후 하이닉스 0.18um 공정 라이브러리를 이용하여 설계 합성하였으며, 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.38-44
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• 2009

버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 둥과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 이를 TLM 알고리즘으로 구성하여 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다. 앞으로의 버스 중재 방식은 스코어 중재 방식을 기초로 더욱더 발전할 것이며, 버스 시스템의 성능을 향상시킬 것이다.

• 한국정보과학회논문지:정보통신
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• 제32권6호
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• pp.668-675
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• 2005

최근 무선 통신의 발달과 함께 임베디드 시스템의 성능 향상 및 보급률 증가로 기존의 분산 시스템 환경에 무선 임베디드 시스템들이 포함되기 시작하였다. 분산 시스템을 구성하늘 요소들 간의 동기화, 순서화, 그리고 일관성 유지를 위하여 시간 동기화는 반드시 필요하고, 지난 20여 년간 분산 시스템에서의 시간 동기화에 관한 많은 연구가 이루어져 왔다. 하지만 무선 임베디드 시스템에서의 시간 동기화는 메시지 지연과 손실이 많다는 점과 풍부하지 않은 시스템 자원을 고려해야 하므로, 기존 유선 환경에서 사용되었던 시간 동기화 알고리즘을 그대로 적용하기에는 어려운 점이 많다. 이에 본 논문에서는 IEEE 802.11 표준을 확장하여 무선 임베디드 환경에 적합한 시간 동기화 방법을 제안한다. 제안된 방법은 브로드캐스트 통신의 특성을 활용하여 무선 임베디드 환경에서의 제약 조건을 완화함으로써 높은 정확성을 제공하면서 메시지 손실을 감내하여 연속적인 시간 동기화를 제공할 수 있다. 이를 위해 마스터/슬레이브 방식의 구조에서 마스터는 시간 동기화를 위한 시간 정보를 브로드캐스트하고, 슬레이브는 편차와 편차율을 계산하여 마스터의 시간을 추정하고 동기화된 시간인 가상 시간을 계산하였다. 실험을 통해 제안된 시간 동기화 알고리즘을 사용하는 경우 200${\mu}s$ 정도의 표준 편차 범위로 동기화할 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.343-350
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• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.885-888
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• 2015

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB(Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC 0.13um CMOS 표준 셀 라이브러리로 합성한 결과 약 26.2K개의 게이트로 구현되었으며 최대 동작주파수는 250MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.291-292
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• 2014

본 논문에서는 MIPI (Mobile Industry Processor Interface) DSI (Display Serial Interface) 규격을 지원하는 마스터 브릿지 IC의 고속 데이터 전송모드를 구현하였다. MIPI DSI 마스터 브릿지 IC는 RGB 데이터 및 각종 제어 명령어를 디스플레이 모듈 (슬레이브)로 전송하여 디스플레이 모듈을 시험하는 용도로 사용된다. 설계된 마스터 브릿지 IC는 2 라인의 영상 데이터를 저장하는 버퍼, 패킷생성 부분, 패킷을 데이터 레인 (1~4개)에 분배하여 슬레이브로 전송하는 D-PHY 계층 등으로 구성된다. 4가지 bpp (bit per pixel) 형식과 Burst 및 Non-Burst (Sync Events, Sync Pulses 방식)의 세 가지 전송모드를 지원하도록 설계되었다. 설계된 비디오 전송모드가 MIPI DSI 규격에서 정의되는 다양한 동작 파라미터들에 대해 올바로 동작함을 기능검증을 통해 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 추계학술발표대회
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• pp.573-574
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• 2009

열차 통신의 목적은 분산 제어 시스템에서 빠르고 정확한 데이터 교환에 있다. 이를 위하여 개발되고 1999년 IEC와 IEEE에 의해 국제 규격으로 승인된 TCN(Train Communication Network)은 차량간 통신 버스인 WTB(Wired Train Bus)와 차량내 통신 버스인 MVB(Multifunction Vehicle Bus)의 이중 계층 구조로 구성되며 TCN의 데이터 서비스는 프로세스 데이터, 메시지 데이터, 관리용 데이터의 세가지 데이터 서비스로 구분된다. MVB는 전송 가능한 데이터 서비스에 따라 디바이스의 클래스가 나눠지게 된다. 본 논문에서는 MVB에서 버스 마스터의 프레임에 따라 데이터를 보낼 수 있는 슬레이브 컨트롤러의 구성과 시뮬레이션을 통해 구현된 장치의 기능이 국제 표준의 제안사항들을 따르고 있는 지 증명한다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.71-81
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• 2008

본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.