• Journal of KIISE:Software and Applications
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• v.26 no.4
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• pp.557-567
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• 1999

본 논문은 데이터 캐시를 효과적으로 사용하기 위하여 개발된 원시 프로그램의 루프 변환체제에 대하여 논하고 있다. DIUS로 명명된 이 체계는 외부 루프 펼침을 중심으로 루프 분산, 교환이 선행되고 , 마직막에 스칼라화가 적용되는 변환체계이다. 루프 교환은 회전 공간이 루프 단위로 변형되어 전반적으로 캐시 재사용 기회를 높이지만 일부 배열 참조에 대해서는 오히려 재사용 기회를 감소시킨다. 본 연구에서는 이 문제를 외부 루프 펼침으로 해결하였다. 외부 루프 펼침과 루프 교환을 루프 몸체의 문장들에 선별적으로 적용하기 위하여 루프 분산을 도입하였다. 외부 루프 펼침을 적용하면 배열 참조를 스칼라 참조로 변환하는 스칼라화의 효과가 증대되어 레지스터 사용의 효율성이 높아진다. SPEC CFP95 벤치마크에 대하여 DIUS를 적용한 결과 기하학적 평균으로 속도 향상 1.10을 얻었으며, 특정 프로그램들은 모두 캐시 미스수가 줄어들었음을 확인하였다. 이와 같은 성능향상은사용된 루프 변환기법들이 갖는 캐시와 레지스터의 효율적인 사용에 기인한다.

• Proceedings of the KIEE Conference
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• 2007.10a
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• pp.303-304
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• 2007

항공기, 차량, 유도탄 둥과 같은 동적인 플랫폼에서 표적을 추적하기 위해서 시선을 안정화하는 외부의 추적 루프와 내부의 안정화 루프(또는 속도 루프)가 있고, 또한 표적을 추적하기 전 표적을 지향하고 포착하기 위해 김발을 동체에 대해 일정한 각도로 유지하기 위한 위치 루프도가지고 있다. 일반적으로 안정화 루프는 각속도를 측정하기 위한 검출기로 자이로를 사용하고, 위치 루프는 김발각을 제어하기 위한 위치 검출기를 사용한다. 그러나 안정화 루프에 사용되는 자이로는 루프 성능을 최적으로 하기 위해서 고성능/고가의 자이로가 사용되는 단점이 있다. 따라서 본 논문에서는 위치 루프에 사용되는 위치 센서인 리졸버를 사용하여 고성능/고가의 자이로 센서 없이 안정화 루프를 설계하였고, 리졸버를 사용하여 설계된 안정화 루프가 동적인 플랫폼에 사용될 수 있는지 시뮬레이션 결과와 실험 결과를 통해 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.281-281
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• 2010

ITER 블랑켓 시험모듈(TBM)의 액체형 증식재 성능 시험용 루프의 설계를 완료하였고 현재시험용 루프를 제작 및 설치중이다. 액체형 증식재 성능 시험용 루프의 핵심 구성 부품인 액체 저장용 탱크, 전자석, EM 펌프들과 이들 장치들의 전원장치 및 제어장치를 제작 완료하였다. 액체형 증식재 성능 시험용 루프 설치를 위한 데크를 제작하였으며, 제작된 실험 데크의 총 지지하중은 10 톤 이상이다. 루프설치대 위에 성능 시험용 루프가 설치되며 루프 설치대는 $3\;m\;{\times}\;2.4\;m$ 의 직사각형으로 제작되었으며, 실험 종료 및 유지 보수 시 액체증식재의 drain을 고려하여 전체 루프는 각도 조절이 가능하도록 제작되었다. 루프내의 유량을 측정하기 위한 유량계, 전자석 자장의 변화에 따른 압력의 변화를 측정하기 위한 차압센서가 전자석의 양단에 설치되며, 시험용 루프에 흐르는 액체금속(PbLi) 및 루프관의 온도를 측정하기 위한 열전대가 설치된다. 루프 설치대를 기울였을 때 루프의 최상부에 액체금속 저장고 및 레벨센서를 설치하여 루프 내에 액체금속이 가득 채워졌는지를 레벨센서로 확인하며 루프 내에 잔존하는 기체가 저장고를 통하여 외부로 배출되게 하였다. 액체형 증식재 성능 시험용 루프 설치 후 실험은 고체 상태의 PbLi를 액체 저장용 탱크에 장착한 후 탱크의 열선의 온도 제어에 의한 PbLi의 용융점 확인, 시험용 루프에서의 전자펌프 성능 평가 등의 시험의 기본적인 실험을 수행한 후 자기장 환경에서 MHD 평가, 증식재의 순도 유지, 구조재의 부식 등의 시험을 수행할 예정이다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.8
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• pp.379-389
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• 2001

본 논문에서는 루프 반복들 간에 종속 관계가 존재하는 루프의 효율적 수행을 위한 새로운 루프 할당 기법을 제안한다. 그리고, 중앙 큐를 사용하여 공유 메모리 다중처리기에 루프 반복을 할당하는 기존 셀프 스케쥴링 기법들을 루프 캐리 종속성(loop-carried dependence)을 가진 루프의 할당에 적용하기 위해 제안한 기법을 이용한 그들의 변형에 대해 알아본다. 종속 거리를 고려하여 루프를 세 단계별로 할당하는 제안된 CDSS(Carried-Dependence Self-Scheduling) 기법 또한, 중앙 작업 큐를 기반으로 한 것이며 별도의 스케쥴러가 필요 없는 셀프 스케쥴링 알고리즘이다. 종속거리, 프로세서 수, 반복 수, 스케쥴링 연산 시간 등을 다양하게 하여 변형된 할당 기법들과 비교 분석한 결과, 제안한 기법은 양호한 부하 균형을 유지하였으며 변형된 다른 기법들에 비해 루프 수행 시간을 줄여 효율적임을 알 수 있었다. 다양한 실험 환경에서 평균적으로 제안한 CDSS, 변형된 SS, Factoring, GSS, CSS 기법 순으로 루프 수행 시간 측면에서 좋은 성능을 보였다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.14 no.1
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• pp.37-42
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• 2021

This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18um CMOS process with 1.8V power voltage. Simulation results show 0.854ps jitter and 30㎲ locking time.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.627-629
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• 2000

루프를 병렬 처리하기 위해 공유 메모리 다중처리기에 루프를 할당하는 네 가지 기법들을 루프 캐리 종속성(loop-carried dependence)을 가진 루프의 할당에 적용하기 위해 하여 변형 후 그들의 성능을 비교 분석한다. 구현은 자바 쓰레드 환경에서 하였다. 또한, 반복들간에 종속 관계가 생기는 루프의 효율적 수행을 위해 CDSS(Carried-Dependence Self-Scheduling)할당 기법을 제안한다. 종속 거리, 쓰레드 수, 반복 수등을 다양하게 하여 시뮬레이션 해 본 결과 제안한 CDSS는 양호한 부하 균형을 유지하였으며 다른 기법들에 비해 루프 수행 시간을 줄여 효율적임을 알 수 있었다.

• Proceedings of the Korean System Dynamics Society
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• 2000.02a
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• pp.97-114
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• 2000

시스템 다이내믹스 연구에 있어서 피드백 루프는 시스템의 구조와 행태를 연결시키는 핵심적인 개념적 도구이다. 특히 여러 개의 피드백 루프로 구성된 복잡한 시스템에 있어서, 지배적 피드백 루프(dominant feedback loop) 및 그 전환(shift)은 시스템의 행태를 결정짓는 구조적 원인을 제공한다. 그러나 지배적 피드백 루프에 대한 연구는 아직까지 그 발견방법에 관한 알고리즘 연구에 머물러 있는 상태이다. 지배적 피드백 루프는 시스템의 급격한 변화를 예상하는 단초가 된다는 점에서, 지배적 피드백 루프를 어떻게 인식할 것이냐는 정부의 정책결정에 있어서나 기업의 의사결정에 있어서 중요한 문제라고 할 수 있다. 본 논문에서는 지배적 피드백 루프 및 그 전환에 대한 의사결정자의 인식에 관하여 살펴보고 어떠한 인지적 편향이 있는지에 관하여 검토하고자 한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.35 no.1C
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• pp.40-44
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• 2010

The timing error detector(TED) employed in the closed loop type timing synchronization scheme for an MQASK all digital receiver suffers from the selfnoise-induced timing jitter. To eliminate the timing jitter a prefilter can be added in front of the TED. The prefilter method, however, degrades the stability and timing acquisition performance due to the loop delay and increases the complexity of the synchronizer. This paper proposes a polyphase filter type resampler approach to optimize the performance and architecture of the synchronizer simultaneously. The proposed scheme uses two resamplers which performs matched filtering and matched prefiltering so that the loop delay is minimized with minimal hardware resources. Simulation results showed an excellent acquisition performance with reduced timing jitter.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.4
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• pp.819-825
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• 2016

In this paper, a phase locked loop structure with parallel dual loop which have a different bandwidth has been proposed. The bandwidths depending on transfer functions are obtained through dual loops. Two different bandwidths of each loop are used to suppress noise on the operating frequency range. The proposed phase locked loop has two different voltage controlled oscillator gains to control two different wide and narrow loop filters. Furthermore, it has the locking status indicator to achieve an accurate locking condition. The phase margin of $58.2^{\circ}$ for wide loop and $49.4^{\circ}$ for narrow loop is designed for stable operation and the phase margin of $45^{\circ}$ is maintained during both loops work together. It has been designed with a 1.8V 0.18um complementary metal oxide semiconductor (CMOS) process. The simulation results show that the proposed phase locked loop works stably and generates a target frequency.

• The Journal of the Korea Contents Association
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• v.5 no.4
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• pp.204-211
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• 2005

This paper introduces three loop splitting methods such as minimum dependence distance method, Polychronopoulous' method, and first dependence method for exploiting parallelism from single loop which already developed. And it also Indicates their several problems. We extend the first dependence method which is the most effective one among three loop splitting methods, and propose more powerful loop splitting method to enhance parallelism on single loop. The proposed algorithm solves several problems, such as anti-flow dependence and g=gcd(a,c) > 1, that the first dependence method has.