• 제목/요약/키워드: 레지스터 에러

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보상롤 타입 컨버팅 머신의 레지스터 에러 동특성 해석 (Dynamics of Register error on Compensator Roll type Converting Machines)

  • 김정인;강현규;신기현
    • 한국정밀공학회:학술대회논문집
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    • 한국정밀공학회 2006년도 춘계학술대회 논문집
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    • pp.325-326
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    • 2006
  • Recently, it is concentrated on productivity improvement in high speed operation by converting industries. Register error is becoming the one of the most issued problem. Moreover register control is the key to product flexible displays through roll-to-roll systems. This paper presents a derivation of register error modeling. And the dynamics of register error is simulated under various conditions. Register error is affected by both roll velocity and tension between the front and back span. And dynamics of register error is to be an interaction in succeeding spans.

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소프트 에러 발생 시 자동 복구하는 이중 코어 지연 락스텝 프로세서의 설계 (Design of a Delayed Dual-Core Lock-Step Processor with Automatic Recovery in Soft Errors)

  • 김주호;양성현;이성수
    • 전기전자학회논문지
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    • 제27권4호
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    • pp.683-686
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    • 2023
  • 본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

영상처리를 이용한 레지스터 컨트롤러의 위치제어 알고리즘 개선에 관한 연구 (A study for position control algorism improvement of register controller which uses the Image process)

  • 정훈;이덕형;윤의중;홍선기
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2009년도 제40회 하계학술대회
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    • pp.1705_1706
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    • 2009
  • 기존 레지스터컨트롤러는 스케닝 헤드를 이용하여 인쇄를 하였으나 기존 인쇄방법은 펄스의 시간과 시간차를 이용하여 인쇄물의 에러의 차이를 보여줬다. 기존의 스케닝 헤드식 레지스터컨트롤러는 오차가 100[um]인 반면에 영상처리를 이용함으로인해 오차의 범위를 10[um]로 보다 정밀하게 인쇄를 할 수 있으며 이는 전자인쇄 오차 범위안에 들어간다. 그리하여 본 논문에서는 영상처리를 이용하여 오차의 범위를 10[um] 이내로 들어오게 하는 위치제어알고리즘에 대하여 연구하려 한다.

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고해상도 저전력 SAR ADC의 면적 최적화를 위한 타이밍 레지스터 구조 설계 (Design of Timing Register Structure for Area Optimization of High Resolution and Low Power SAR ADC)

  • 민경직;김주성;조후현;부영건;허정;이강윤
    • 대한전자공학회논문지SD
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    • 제47권8호
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    • pp.47-55
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    • 2010
  • 본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기 (Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 um CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 mW (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 $1mm{\times}1mm$ 이었다.

12 Mbps 무선 LAN 비터비 디코더 설계 및 구현 (Implementation of 12 Mbps Viterbi Decoder for Wireless LAN)

  • 최창호;정해원;이찬구;임명섭
    • 융합신호처리학회 학술대회논문집
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    • 한국신호처리시스템학회 2000년도 하계종합학술대회논문집
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    • pp.77-80
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    • 2000
  • 본 논문은 IEEE 802.11a에 의해 규정되어진 데이터 율 12Mbps, 부호화 율 1/2, 구속장이 7인 무선LAN용 비터비 디코더를 설계하고 구현한다. 구현에 앞서 각 구속장에 따른 전달함수를 구하여 각 구속장 별 first event 에러 확률과 비트 에러 확률을 구한다. 4bit연성판정을 위해 입력 심볼을 16단계로 양자화 하였으며 역 추적을 위한 방식으로 메모리를 사용하는 대신 새로운 알고리듬을 적용한 레지스터 교환방식을 사용함으로써 majority voting을 가능하도록 하였다 고속의 데이터를 처리하기 위해 병렬구조를 갖는 설계를 FPGA 칩을 사용하여 구현하였고 AWGN 환경 하에서 성능검증을 하였다.

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하드웨어 공유 극대화에 의한 GF($2^8$) Reed-Solomon Decoder의 VLSI설계 (VLSI Design of Reed-Solomon Decoder over GF($2^8$) with Extreme Use of Resource Sharing)

  • 이주태;이승우;조중휘
    • 전자공학회논문지C
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    • 제36C권3호
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    • pp.8-16
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    • 1999
  • 본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

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데이터 보상을 통한 롤투롤 인쇄 장비의 레지스터 오차 인식 개선 및 제어 (Improvement of Recognition of Register Errors and Register Control in Roll-to-roll Printing Equipment by Data Compensation)

  • 전성웅;박종찬;남기상;김철;김동수;김충환
    • 한국정밀공학회지
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    • 제31권11호
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    • pp.987-992
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    • 2014
  • Register control of roll-to-roll printing system for printed electronics requires accurate measurement of register errors. The register marks used for the recognition of patterns position between layers have inherently defects due to low printability of register marks themselves, which brings out inaccurate register accuracy and consequently low performance of printed electronics devices. In this study, the compensation methods for the unrecognized or missing register data are proposed to improve the recognition and consequently the control performance of register accuracy in roll-to-roll printing equipment. The compensation methods using the prior data and the linear interpolation are proposed and compared with the case without compensation for the simulation as well as experiment. Only the linear interpolation method could successfully compensate the missing data and consequently improve the register control performance. We should apply the compensation process of the register errors to improve the register control accuracy in the roll-to-roll printing equipment.

DFWMAC의 고속처리를 위한 회로 설계 및 구현 (Design and Implementation of High Performance DFWMAC)

  • 김유진;이상민;정해원;이형호;기장근;조현묵
    • 한국통신학회논문지
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    • 제26권5A호
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    • pp.879-888
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    • 2001
  • 본 논문에서는 무선 LAN의 MAC 계층 프로토콜을 고속으로 처리하는 MAC 기능 칩을 개발하였다. 개발된 MAC 칩은 CPU와의 인터페이스를 위한 제어 레지스터들과 인터럽트 체계를 가지고 있으며, 프레임 단위로 송수신 데이터를 처리한다. 또한 PFDM 방식 물리계층 모뎀을 위한 직렬전송 인터페이스를 가지고 있다. 개발된 MAC 칩은 크게 프로토콜제어기능 블록, 송신기능 블록 및 수신기능 블록 등으로 구성되었으며, IEEE 802.11 규격에 제시된 대부분의 DCF 기능을 지원한다. 구현된 MAC 칩의 동작을 검증하기 위해 RTS-CTS 절차 기능, IFS(Inter Frame Space) 기능, 액세스 절차, 백오프 절차, 재전송 기능, 분할된(fragmented) 프레임 송수신 기능, 중복수신 프레임 검출 기능, 가상 캐리어 검출기능(NAV 기능), 수신에러 발생 경우 처리 기능, Broadcast 프레임 송수신 기능, Beacon 프레임 송수신 기능, 송수신 FIFO 동작 기능 등을 시뮬레이션을 통해 시험하였으며, 시험 결과 모두 정상적으로 동작함을 확인하였다. 본 논문을 통해 개발된 MAC 기능 칩을 이용할 경우 고속 무선 LAN 시스템의 CPU 부하(load)와 펌웨어의 크기를 크게 줄일 수 있을 것으로 기대된다.

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On-the-fly 인터리빙 방식의 터보코덱의 아키텍쳐 설계 (Architecture Design of Turbo Codec using on-the-fly interleaving)

  • 이성규;송낙운;계영철
    • 정보처리학회논문지C
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    • 제10C권2호
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    • pp.233-240
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    • 2003
  • 본 논문에서는 IMT-2000용 터보코덱의 개선된 아키텍쳐를 제안하였다. 이는 on-the-fly 인터리빙 쉬프트 레지스터를 이용하여 외부 RAM을 사용하지 않는 인터리버에 의한 부호기와 필요한 메모리의 양을 줄이기 위한 복호기로 구성되었다. 제안된 구조는 C/VHDL 언어를 이용하여 시뮬레이션을 수행하여 반복횟수, 인터리버 블록크기, 부호율에 따른 비트오류율 성능이 이전 데이터와 비교적 일치함을 확인하였다.