• 정보처리학회논문지A
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• 제18A권6호
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• pp.249-254
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• 2011

본 논문은 H.264 움직임 예측을 위해 휘도 성분과 색차 성분의 부화소를 생성하는 효율적인 부화소 보간기 회로 설계에 대해 기술한다. 제안된 구조를 기반으로 한 회로는 보간 연산을 위해 입력 데이터를 버퍼링하지 않고 수평, 수직, 대각선의 부화소 보간을 병렬로 처리한다. 휘도성분에 대한 1/2 화소, 1/4 화소 보간과 색차 성분에 대한 1/8 화소 보간을 동시에 처리하여 회로 성능을 더욱 개선하였다. 회로 크기를 줄이기 위해 본 논문에서는 병렬로 보간 연산을 처리하는데 필요한 모든 중간 데이터를 레지스터 대신 내부 SRAM에 저장하였다. 제안된 구조를 레지스터 전달 수준의 회로로 기술하였고, FPGA 보드에서 동작을 검증하였다. 또한 구현된 회로를 130nm CMOS 표준 셀 라이브러리를 이용하여 게이트 수준의 회로로 합성하였다. 합성된 회로의 크기는 20,674 게이트이고 최대 동작 주파수는 244MHz이다. 회로에 사용된 SPSRAM의 전체 크기는 3,232 비트이다. 구현된 회로는 논리 게이트와 SRAM을 포함하여 다른 논문에서 제안한 회로에 비해 크기가 작고 성능도 우수하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.712-713
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• 2011

본 논문에서는 파이프라인 구조의 연산회로를 효율적으로 검증하기 위한 AMBA AXI Slave 하드웨어 구조를 제안하고, 설계 예로 파이프라인 곱셈기를 내장한 구조를 제시하였다. 제안한 AXI Slave 회로는 입출력 버퍼 블록 메모리, 제어용 레지스터, 파이프라인 구조 연산 회로, 파이프라인 제어회로, AXI 버스 슬레이브 인터페이스로 구성된다. 주요 동작 과정은 입력 버퍼 메모리와 외부 마스터 사이의 버스트 데이터 전송, 제어 레지스터에 동작 모드 설정, 입력 버퍼 메모리에 담긴 데이터에 대한 반복적인 파이프라인 연산회로 동작, 출력 버퍼 메모리에 담긴 출력 데이터와 외부 마스터 사이의 버스트 데이터 전송으로 나누어진다. 제안한 AXI slave 구조는 범용 인터페이스 구조를 갖고 있으므로 파이프라인 구조 구조의 연산회로를 내장한 AMBA AHB와 AXI slave에 응용이 가능하다.

• 한국통신학회논문지
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• 제27권5C호
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• pp.454-464
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• 2002

ATM PON (Passive Optical Network) 시스템은 OLT (Optical Line Termination)와 다수의 ONU (Optical Network Unit), 그리고 스플리터와 함께 PON을 구성하는 광케이블로 구성된다. 상향 전송에서 셀 충돌을 피하기 위하여, 새로운 ONU가 설치될 때 ranging이라는 정교한 절차를 필요로 한다. 이 절차가 종료된 후에 ONU는 OLT가 제공하는 승인에 따라 상향 셀을 전송할 수 있다. 여러 가지 요인의 변화에 의해 발생할 수 있는 셀 충돌을 예방하기 위하여, OLT는 지속적으로 셀 위상 감시를 수행해야 한다. 이는 OLT가 모든 상향 셀에 대하여 기대되는 도착 시점을 예측하고, 실제 도착하는 시점을 감시하여, 두 시점 간의 오차를 계산하는 것을 의미한다. 따라서, OLT의 TC (Transmission Convergence) 칩에는 현재 제공하는 승인에 대한 셀의 도착할 시점을 계산할 수 있는 예측기가 필요하다. 본 논문에서는 이러한 예측기를 등화 왕복지연에 해당하는 길이를 갖는 이동 레지스터를 이용하여 구현한다. 하나의 레지스터는 8 비트로 구성되어, OLT는 어떤 ONU가 어떤 종류의 셀을 보내는지 확인 할 수 있다. 또한 TC 칩은 예측기의 기능을 이용하여 ONU의 유효 대역폭을 계산할 수 있다. 타임 시뮬레이션과 구현된 광 보드를 측정하여, 예측기의 동작을 확인한다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.24-30
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• 2010

본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 기술하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안한다. 제안하는 인트라 예측기는 공통 연산기, 전처리 연산기, 인트라 예측 컨트롤러, 내부 메모리, 레지스터 컨트롤러로 구성된다. 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 내부 메모리와 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안한 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며, YUV 파일을 부호화 한 테스트 벡터를 이용하여 검증하였다. 설계된 인트라 예측기는 주로 핸드폰과 같은 휴대용 단말기에 사용하는 베이스라인 프로파일에 속하며 영상크기는 $176{\times}144$ 픽셀이다. 제안한 인트라 예측기의 예측 수행 사이클의 비교 분석 결과 기존에 비해 평균 약 60%의 향상된 결과를 얻었다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.8-16
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• 1999

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.47-52
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• 2009

H.264 영상 압축 표준은 높은 압축률과 화질로 널리 이용되고 있다. 이러한 H.264 복호기에서 움직임 보상기는 가장 연산 시간이 오래 걸리고 복잡한 유닛이다. 이러한 움직임 보상기의 성능은 보간 연산기와 참조 픽셀을 외부에서 읽어 오는 동작의 효율성에 의해 결정된다. 따라서 고성능 보간 연산기를 설계하고 참조 메모리와 데이터의 관리를 통해 데이터 재활용을 늘려 외부 메모리 접근 횟수를 줄이는 것이 필요하다. 본 논문에서는 2 차원 회전 레지스터 파일과 움직임 벡터 예측기, 그리고 저복잡도 고성능의 보간 연산기를 이용한 효율적인 움직임 보상기 구조를 제안한다. 2 차원 회전 레지스터는 참조 메모리에서 읽어 온 픽셀 데이터를 보관하면서 보간 연산기에 필요한 픽셀 데이터를 신속하게 공급하고 재활용될 데이터를 효과적으로 처리할 수 있는 기능을 가지고 있다. 제안된 구조에 따라 움직임 보상기를 설계하고 인트라 예측기와 통합하여 예측 연산기를 구현하여 동작과 성능을 검증하였다.

• 대한전자공학회논문지TC
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• 제48권4호
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• pp.15-23
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• 2011

인터리빙은 채널 상에서 발생하는 연집 오류를 랜덤 오류로 변환하기 위하여 채널 부호화된 정보를 일정한 규칙에 의해 심볼 단위로 분산시킨다. 따라서 수신기에서, 송신 시 사용된 인터리버에 대한 파라미터를 알지 못하는 경우, 미지의 인터리빙된 신호를 디인터리빙 하기가 어렵게 된다. 최근 이러한 미지의 인터리빙된 신호에 대해 인터리버의 파라미터를 추정하여 신호를 복원하는 여러 연구가 진행되어 오고 있다. 이러한 연구들은 주로 블록 인터리버의 파라미터를 추정하는 데 초점을 맞추고 있다. 이 논문에서는 기존 연구들을 발전시켜 길쌈 인터리버에 대하여 쉬프트 레지스터 수, 레지스터 크기 및 부호어 길이 등의 인터리버의 파라미터를 추정하고, 목표 디인터리버를 재구성하여 디인터리빙하는 방법을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.757-759
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• 2013

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권7호
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• pp.209-218
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• 2014

스마트 디바이스가 다양한 기능을 지원하면서 스마트 디바이스에서 사용되는 응용프로그램 프로세서 또한 복잡해졌다. 그 결과 멀티미디어코덱과 카메라 같은 복잡한 기능을 지원하기 위해 AP내부에서 전용 CPU를 포함한 여러 개의 저수준 IP가 하나의 고수준 기능을 제공하는 서브시스템으로 통합되고 있다. 서브시스템은 메인 시스템과는 별도의 소프트웨어를 가지며, 서브시스템의 구동 시 자체 소프트웨어를 초기화하는 과정이 필요하다. 이는 서브시스템의 구동 시간을 늘리는 원인이 되며 서브시스템의 기능을 사용하는 응용프로그램의 구동 시간에도 영향을 미치기 때문에 개선될 필요성이 있다. 서브시스템은 컴퓨터 시스템과 유사하므로 컴퓨터 시스템의 빠른 구동을 위해 연구되었던 기법들을 서브시스템의 빠른 구동을 위해 적용할 수 있다. 본 논문에서는 컴퓨터 시스템에서 사용하고 있는 스냅샷 기법을 서브시스템에 적용한 후 장단점을 고찰하였다. 그리고 IP의 레지스터는 제한된 읽기와 쓰기를 제공하기 때문에 스냅샷 기법을 수정하지 않고 적용할 수 없다. 이를 위해 본 논문에서는 IP의 레지스터 특성별로 스냅샷 기법을 적용하는 기법을 제시하였다.

• 대한전자공학회논문지
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• 제27권2호
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• pp.144-150
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• 1990

본 논문에서는 레딕스(radix)-2 FFT 알고리듬에 이용하였던 완전 셔플(shuffle)을 확장하여 새로이 얻은 이중 와전 셔플을 적용하여 레딕스-4 FFT 프로세서를 설계하였다. 이 FFT 프로세서는 버터플라이 연산 회로, 입, 출력값과 계수의 번지 발생기, 입, 출력값을 일시 저장하는 레지스터와 제어회로로 구성된다. 또한 입, 출력값과 계수를 저장하기 위해 외부 RAM과 ROM을 필요로 한다. 버터플라이 회로는 12개의 곱셈기와 덧셈기, 뺄셈기, 딜레이 시프트 레지스터(delay shift register)로 되어 있다. 25MHz two phase 클럭으로 동작하는 이 프로세서는 256-절 FFT를 6168 클럭, 즉 247 us 에 계산을 하며 또한, 사용자가 4, 16, 64, 256- 점까지 임의의 점을 선택할 수 있는 유연성을 갖는다. 그리고 2-um 이중 메탈 CMOS 공정을 이용하여 28000 여개의 트랜지스터와 55개의 패트를 $8.0{\times}8.2mm^2$면적에 설계할 수 있었다.