• 전기전자학회논문지
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• 제13권1호
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• pp.87-93
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• 2009

본 논문에서는 높은 홀딩 전압을 갖는 사이리스터(SCR; Silicon Controlled Rectifier)구조에 기반 한 새로운 구조의 ESD(Electro-Static Discharge) 보호 소자를 제안하였다. 홀딩전압은 애노드단을 감싸고 있는 n-well에 p+ 캐소드를 확장시키고, 캐소드단을 n-well로 추가함으로써 홀딩전압을 증가시킬 수 있다. 제안된 소자는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 소자의 전기적 특성, 온도특성, ESD 감내특성을 확인하기 위하여 TCAD 시뮬레이션 툴을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 소자는 10.5V의 트리거 전압과 3.6V의 홀딩전압을 갖는다. 그리고 추가적인 n-well과 확장된 p+의 사이즈 변화로 4V이상의 홀딩전압을 갖는 것을 확인하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2001년도 춘계학술대회 논문집
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• pp.865-868
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• 2001

We designed and fabricated a planner-type thermoelastic microactuator with a latch-up operation for optical switching. Latch-up actuation is prerequisite to implement an optical switch with low power consumption and high reliability. The proposed microactuator consists of four cantilever-shaped thermal actuators, four displacement linkages, two shallow arch-shaped leaf springs, a mobile shuttle mass with a micromirror, and four elastic boundaries. The structural layer of the planar microactuator is phosphorous-doped 12$\mu\textrm{m}$-thick polysilicon, and the sacrificial layer is LTO(Low Temperature Oxide) of 3$\mu\textrm{m}$thickness. The displacement of actuator is as large as 3$\mu\textrm{m}$when the length of actuation bar is 100$\mu\textrm{m}$in length at 5V input voltage. The proposed microactuators have advantages of easy assembly with other optical component by way of fiber alignment in the substrate plane, and its fabrication process features simplicity while retaining batch-fabrication economy.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.3079-3084
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• 2014

펄스 방사선에 의해 전자소자가 받는 영향으로는 Upset, Latchup, Burnout 등이 있다. 이 가운데 Latchup은 대상 소자에 회복 불가능한 영구손상(Permanent Damage)을 가져오게 되며 Burnout으로도 이어져 장비전체에 치명적 기능마비를 유발하기도 한다. 본 연구에서는 전자소자의 내부 공정설계 및 구조정보 활용이 불가능한 상황에서 실험을 통해서 펄스 방사선에 의한 Latchup 발생을 분석하고자 시도하였다. 소자를 전자빔변환 고준위 펄스 감마선 조사한 직후 수행한 전원제공 회로의 차단, 적외선 카메라의 열원측정, 그리고 손상발생 소자의 내부 회로분석의 세 단계별 확인과정은 펄스 방사선에 의해 유발된 Latchup임을 검증하는 효율적 방안으로 여겨진다.

• 한국통신학회논문지
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• 제17권8호
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• pp.898-907
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• 1992

본 논문은 latch-up의 가능성을 최소화하는 여러가지 방법 중 공정이나 재질 변겨에 의한 방법이 아닌, mask의 layout 변경에 의한 latch-up 최소화 방법에 대하여 기술하였다. 기존의 공정이나 재질 변경에 의한 방법이 어려운 공정이나 특수 시설 사용을 전제로 하고 있는 반면, mask의 layout 변경에 의한 방법은 기존의 공정을 그대로 사용할 수 있는 장점을 갖고 있다. Layout 변경에 의한 latch-up 최소화 방법 수행을 위하여 substrate의 N+와 S-W접합(substrate-well 접합 )사이의 거리를 a, S-W 접합에서 well의 P+까지의 거리를 b로 하여 a와 b가 다른 6개의 latch-up model과 guard ring 구조를 갖는 3개의 latch-up 모델을 만들어 latch-up관련 변수에 대하여 비교 검토 하였다.

• 전기전자학회논문지
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• 제26권1호
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• pp.119-123
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• 2022

본 논문은 추가 기생 바이폴라 BJT로 인해 높은 홀딩전압을 갖는 ESD 보호소자에 Self-Biasing 구조를 추가하여 12V 급 어플리케이션에 적합한 새로운 ESD 보호소자를 제안한다. 제안된 소자의 동작원리와 전기적 특성 검증을 위해 Synopsys사의 TCAD Simulation을 사용하여 current density simulation과 HBM simulation을 수행하였고 추가된 Self-Biasing 구조 동작을 확인하였다. Simulation 결과 제안된 ESD 보호소자는 기존의 ESD 보호소자와 비교하여 높은 수준의 홀딩전압을 갖는 것을 확인하였고 이는 듀얼구조로 인한 높은 면적효율과 12V급 어플리케이션에서 충분한 래치업 면역 특성을 가질 것으로 기대된다.

• 전기전자학회논문지
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• 제12권4호
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• pp.255-262
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• 2008

본 논문에서는 기존 IGBT의 구조적 한계로 인한 순방향 전압강하와 스위칭 손실간의 트레이드-오프 관계를 극복하고, 좀 더 우수한 전기적 특성을 갖는 새로운 구조의 nMOS 삽입형 IGBT를 제안하였다. 제안된 구조는 IGBT소자의 셀(Cell)과 셀 사이에 존재하는 폴리(poly) 게이트 영역에 nMOS를 형성시킨 구조로 N-드리프트 층으로의 전자, 정공의 주입효율을 증가시켜 기존 구조보다 더 낮은 온-저항과 빠른 스위칭 손실을 얻도록 설계된 구조이다. 시뮬레이션 결과 제안된 구조의 단일 소자인 경우 순방향 전압강하와 스위칭 특성은 각각 2.65V와 4.5us로, 기존 구조가 갖는 3.33V와 5us비해 약 26%의 감소된 순방향 전압강하와 10%의 낮은 스위칭 특성을 보였으며 래치-업 특성은 773A/$cm^2$로 기존 520A/$cm^2$보다 33%의 상승된 특성을 보였다.

• 한국전자파학회논문지
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• 제19권6호
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• pp.597-602
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• 2008

본 논문은 고출력 전자파에 따른 CMOS IC 소자의 피해 효과와 회복 시간을 알아보았다. 고출력 전자파 발생 장치는 마그네트론을 사용하였고, CMOS 인버터의 오동작/부동작 판별법은 유관 식별이 가능한 LED 회로로 구성하였다. 그리고 고출력 전자파에 의해 오동작된 CMOS 인버터의 전원 전류와 회복 시간을 관찰하였다. 그 결과, 전계 강도가 약 9.9 kV/m에서의 전원 전류는 정상 전류의 2.14배가 증가하였다. 이는 래치업에 의한 CMOS 인버터가 오작동된 것을 확인할 수 있었다. 또한, COMS 인버터의 파괴는 컴포넌트, 온칩와이어, 그리고 본딩 와이어에서 다른 형태로 관찰하였다 위 실험 결과로, 전자 장비의 고출력 전자파 장해에 대한 이해를 돕는데 기초 자료로 활용될 것으로 예측된다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.793-798
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• 2016

본 연구에서는 1T-DRAM 응용을 위해 Bipolar Junction Transistor 모드 (BJT mode)에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 분석하였다. 사용된 소자는 드레인 농도가 소스 농도보다 높으며 소스 면적이 드레인 면적보다 큰 사다리꼴의 수직형 gate-all-around (GAA) MOSFET 이다. BJT모드의 순방향 및 역방향 이력곡선 특성으로부터 순방향의 메모리 윈도우는 1.08V이고 역방향의 메모리 윈도우는 0.16V이었다. 또 래치-업 포인트는 순방향이 역방향보다 0.34V 큰 것을 알 수 있었다. 측정 결과를 검증하기 위해 소자 시뮬레이션을 수행하였으며 시뮬레이션 결과는 측정 결과와 일치하는 것을 알 수 있었다. 1T-DRAM에서 BJT 모드를 이용하여 쓰기 동작을 할 때는 드레인 농도가 높은 것이 바람직함을 알 수 있었다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.69-76
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• 2007

본 논문에서는 CMOS 공정기반의 BiCMOS LVDS 구동기를 설계하여 고속 I/O 인터페이스에 적용하고자 한다. 칩 면적을 줄이고 LVDS 구동기의 감내성을 향상시키기 위해 lateral 바이폴라 트랜지스터를 설계하여 LVDS 구동기의 바이폴라 스위칭으로 대체하였다. 설계된 바이폴라 트랜지스터는 20가량의 전류이득을 지니며, 설계된 LVDS 드라이버 셀 면적은 $0.01mm^2$로 설계되었다. 설계된 LVDS 드라이버는 1.8V의 전원 전압에서 최대 2.8Gb/s의 데이터 전송속도를 가진다. 추가적으로 ESD 현상을 보호하기 위해 새로운 구조의 ESD 보호 소자를 설계하였다. 이는 SCR구조에서 PMOS, NMOS의 턴-온 특성을 이용 낮은 트리거링 전압과 래치 업 현상을 최소화 시킬 수 있다. 시뮬레이션 결과 2.2V의 트리거링 전압과 1.1V의 홀딩 전압을 확인할 수 있었다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.54-60
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• 2007

본 연구에서는 고속 I/0 인터페이스용 ESD(Electro-Static Discharge)보호소자로서 SCR(Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD보호소자인 N/P-type Low Voltage Triggered Silicon-Controlled Rectifier(NPLVTSCR)을 제안하였다. 제안된 NPLVTSCR은 기존 SCR이 갖는 높은 트리거 전압($\sim$20V)을 낮추고 ($\sim$5V) 또한 정상상태에서의 보호소자의 래치업 현상을 줄일 수 있다. 본 연구에서 제안된 NPLVTSCR의 전기적 특성 및 ESB감내특성을 확인하기 위하여 TCAD툴을 이용하여 시뮬레이션을 수행하였으며, 또한 TSMC 90nm공정에서 테스트 패턴을 제작하여 측정을 수행하였다. 시뮬레이션 및 측정 결과를 통해, NPLVTSCR은 PMOS 게이트 길이에 따라 3.2V $\sim$ 7.5V의 트리거링 전압과 2.3V $\sim$ 3.2V의 홀딩전압을 갖으며, 약 2kV의 HBM ESD 감내특성을 갖는 것을 확인 할 수 있었다.