• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2004년도 춘계학술대회 논문요약집
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• pp.186-186
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• 2004

정보화 산업의 급속한 발전을 통하여 무수히 많은 양의 정보들이 디지털화되어 왔고, 이러한 정보를 인식하기 위해서 인간은 멀티미디어나 컴퓨터를 통해 디지털화된 환경에 접속하게 되는데, 이는 시각과 청각을 통해 디지털화된 정보를 인간에게 전달하여 준다 이러한 시각과 청각을 이용한 정보 입출력 장치를 장시간 사용할 경우 정신적으로나 육체적으로 피곤함［l］과 지루함을 느끼게 되고, 장시간 사용이후에도 외부환경에 대한 반응이 일순간 둔감해질 수도 있다.(중략)

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.218-222
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• 2001

본 논문에서는 B-WLL 상향링크 수신기용 심볼 및 위상 동기 회로를 설계하였다. B-WLL 상향링크는 버스트 전송 방식이고, 변조 방식은 QPSK를 사용한다. 본 연구에서는 심볼율을 2.5 Msymbol/sec로 가정하였고, 디지털 Up/Down Converter를 이용한 IF 대역은 20 [MH]를 사용하였다. 수신필터는 25 탭, 7 비트 계수를 가지는 FIR 필터로 설계하였다. 심볼 타이밍 복구 회로는 Gardner 알고리즘을 이용하여 설계하였으며, 반송파 복구는 결정 지향 알고리즘을 이용하여 설계하였다. 설계된 알고리즘은 VHDL로 코딩되어 FPGA에 구현되었다. 실험에 사용된 FPGA는 ALTERA사의 APEX20KE 시리즈의 60만 게이트 FPGA이다. 구현된 복조기의 성능을 평가하기 위하여 모의실험 결과와 구현 결과를 비교하여 제시하였다. 그 결과로 주파수 오프셋과 위상 오프셋이 있는 경우에도 심볼 타이밍 복구 회로는 잘 동작을 하였으며, 주파수 오프셋이 심볼율의 0.12%까지 위상 동기회로가 잘 동작하였다.

• 전자공학회논문지
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• 제50권2호
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• pp.122-133
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• 2013

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.

• 대한전자공학회논문지SD
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• 제46권6호
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• pp.31-38
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• 2009

휴대용 기기의 소비 전력을 낮추고 영상의 질을 개선하기 위해, 주변 밝기에 따라서 LCD 모듈의 백라이트를 조정하는 방법을 사용할 수 있다. 이를 효과적으로 구현하기 위해서 LCD 패널에 광 센서와 신호취득 회로를 집적하고자 했으며, LTPS TFT 공정을 이용하여 설계했다. 서로 다른 LCD 패널의 광 센서에 대한 특성 편차를 보정하기 위해 새로운 개념의 start-up 보정 방식을 제안하였다. 이와 더불어 광 전류 정보를 디지털 형태로 전달하기 위해 time-to-digital 방식을 사용하였으며, 이를 start-up 보정 방식과 효과적으로 결합하는 dual slope 보정 방법을 제안하였다. LTPS TFT 공정을 이용하여 최종적인 신호취득 회로를 구현하고자, 간단하고 안정적인 회로 구조와 타이밍을 제안하고 설계 및 검증을 진행했다. 설계한 신호취득 회로는 별도의 검사 설비 없이 광 센서 편차의 보정이 가능하며, 60dB 범위의 입력 광에 대해 10배수 구간 마다 4 단계의 디지털 데이터를 출력한다. 신호취득 속도는 100Hz이며, 디지털 변환의 선형 오차는 18% 미만이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.1218-1219
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• 2011

본 논문은 KA555 Timer을 이용한 PWM회로로 구성된 아날로그 방식의 DC-DC Buck Converter와 AVR ATmega128를 이용한 PWM회로로 구성된 디지털 방식의 Buck Converter을 설계하여 각각의 특성을 비교 분석하였다. 제안된 컨버터들은 공통적으로 전원을 공급받아 전압분압회로를 통해 DC-DC Buck Converter의 PWM 제어회로부에 공급되며, 아날로그방식 컨버터의 제어부는 KA555 timer을 이용하여 구형파회로와 미분회로를 구성하고, 출력된 삼각파와 정현파를 KA555 timer을 이용하여 PWM파형으로 제어한다. 디지털방식의 컨버터는 AVR RISC 8-bit 마이크로프로세서 ATmega128을 이용하여 PWM 제어부를 구성하고 이를 LCD창을 통해 그 값을 확인할 수 있도록 설계하였다. 본 논문에서는 두 가지 방식의 제어부를 구성하여 제작 및 실험함으로써, 각각의 장단점을 비교하여 시스템 구성시 요구조건인 소형경량, 단가저감, 효율 등을 비교하여 그 상황에 맞는 설계가 가능할 것이다.

• 디지털콘텐츠학회 논문지
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• 제13권3호
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• pp.413-420
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• 2012

본 논문에서는 창의적 공학교육의 기반과 성과를 평가하기 위해 운영되고 있는 공학교육인증제도에서 핵심 교육요소로 강조하고 있는 효과적인 공학설계를 위한 PBL기반의 설계교육방법과 이를 IT학부의 필수 요소설계과목의 하나인 논리회로설계에 적용하여 콘텐츠를 개발한 사례를 제시한다. 요소설계는 요소기술 중심의 설계이므로 종합설계의 경우와는 달리 설계구성요소 및 현실적 제한조건들의 범위가 제한되는 특징을 가지고 있어 창의적 설계교육이 이루어지려면 요소설계과목의 특성을 충분히 고려하여 PBL을 적용할 필요가 있다. 개발한 콘텐츠(교재)를 실제 수업에 적용하여 유효성을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.34-41
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• 2011

본 논문은 24 채널 정전 용량형 터치 검출 ASIC에 대한 것이다. 제안된 회로는 아날로그 회로부와 디지털 회로부로 구성되어 있다. 아날로그 회로부는 사용자의 접촉을 전기적인 신호로 변환시키며 디지털 회로부는 전기적인 신호의 변화를 디지털 데이터로 변환시키는 역할을 담당한다. 디지털 회로는 I2C가 내장되어 시스템 동작 계수들을 호스트 프로세서에서 변경해 줄 수 있도록 설계되었다. 따라서 온도 변화 등 외부환경 변화에도 안정적으로 동작할 수 있다. 본 ASIC은 0.18um CMOS 공정으로 구현되었으며 그 크기는 약 3 $mm^2$ 이고 소비전력은 5.3 mW이다. 설계에는 Cadence사와 Synopsys사의 상용 개발환경이 사용되었다.

• 한국전자통신학회논문지
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• 제11권9호
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• pp.855-860
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• 2016

본 연구는 디지털위성중계기용 전원공급기의 설계 및 구현에 대해 기술하였다. 위성버스의 PLDIU(: Payload Distribution and Interface Unit)와 전원공급기의 인터페이스를 제시하였고, 우주환경에 대한 WCA(: Worst Case Analysis)를 통하여 ESD(: Electro Static Discharge) 등의 발생에 대한 회로 오동작 가능성을 최소화 시켰다. 발사환경 시 발생하는 진동 및 우주 방사능에 의한 TID(: Total Ionizing Dose)에 대한 시뮬레이션을 통해 신뢰성 있는 전원공급기를 설계하였으며, 제작 후 우주환경시험을 통하여 기능 및 성능에 문제없음을 확인하였다.

• 한국지능시스템학회논문지
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• 제10권5호
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• pp.478-486
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• 2000

본 논문에서는 CMOS 디지털 회로상의 플립플롭의 위치를 이동시키는 리타이밍 변환에 유전자 알고리즘을 적용하여 회로의 최적 동작 속도를 유지하면서 전력의 소모를 줄일 수 있는 설계 방법을 제안한다. 제안된 설계 방법은 최적 속도를 구현하는 리타이밍 단계와 유전자 알고리즘이 적용되는 저전력 리타이밍의 두 단계로 이루어진다. 제안된 저전력 리타이밍 설계 도구를 예제 회로의 설계에 적용하고 설계된 회로의 성능을 Synopsys시의 Design Analyzer로 평가한 결과, 임계 경로 지연은 약 30~50% 가량 감소하였으며 동적 전력 소모는 약 1.4~18.4% 가량 감소함을 관찰하였다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1884-1891
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• 2012

본 논문에서는 sliding상관기를 적용한 단문 메세지 서비스를 위한 대역확산 송수신기를 설계하고 대역확산 수신기에서 필수적인 PN코드 동기회로에 대한 성능을 분석하였다. 대역확산 시스템에 대한 이론적인 분석과 대역확산 수신기에 있어서 중요한 PN 코드 동기 회로에 대한 분석을 토대로 PN 코드 발생기, 클럭 발생을 위한 분주회로, 수신기에서의 PN 코드의 상관을 위한 슬라이딩 상관기 등을 Altera사의 칩 EPM7064 SLC44-10을 사용하여 FPGA화하였으며 디지털 설계가 용이하지 않은 주변회로인 슬라이딩 상관기에 필요한 PN코드 지연 클럭 발생회로, 동기 스위치제어회로, 데이터복조회로를 설계하여 전체적인 송수신기회로를 설계하였다. 설계된 회로를 실험을 통하여 송수신기의 성능을 평가 관찰하였다. 특히, 수신기에 있어서 역 확산을 위한 PN 신호의 동기과정의 성능 즉, 동기가 이루어 졌을 때의 동기 탐색/유지신호와 동기가 이루어지지 않았을 때의 게이트 지연시간으로 인한 동기 탐색/유지신호등의 결과를 통해 성능을 평가하였다. 슬라이딩 상관기의 경우 코드 동기를 위한 시간이 송수신 PN 코드의 불확정성이 클 경우 상당히 큼을 알 수 있었다.