베트남이 메콩 델타로 영토를 팽창하는 역사 속에서 완거정은 두 개의 얼굴을 갖는다. 하나는 현재 베트남 영토 내에 있는 메콩 델타 거의 전부를 획득하는 데서 그의 공헌이다. 또 하나는 베트남 역사를 읽는 독자들의 눈을 현재의 베트남 영역에만 머물게 하는 그의 역할이다. 독자들에게 완거정의 메콩 델타 획득은 베트남 남진사의 마지막 단계로 인식된다. 그러나 완거정의 업적은 부분적이었을 뿐이다. 이 연구는 메콩 델타에서의 영토 팽창 추이에서 완거정 보다 무왕에 주목한다. 무왕의 목표는 완거정의 공헌에 의해 성취된 영토 획득보다 더 야심적이었다. 그리고 이 야심은 새로운 세계, 새로운 국제 질서를 건설한다는 그의 꿈에 의해 추동된 것이며, 그가 건설한 수도 푸쑤언은 이 새 국제 질서의 중심지였다. 여기서 그는 황제가 되기를 희망했다. 주장을 입증하기 위해서 필자는 세 가지의 요소를 검토하고 있다. 첫째는 무왕 왕권의 성격이다. 두 번째는 메콩 델타에서의 군사 작전을 위한 준비 과정이다. 셋째는 새로이 무왕의 판도로 편입된 땅의 성격에 대한 것이다. 북부 홍하 델타에 근거한 레 황실의 신하를 자처하던 선대 지배자들의 태도와 결별하면서 무왕은 즉위한 지 6년 뒤인 1744년 자신이 왕임을 선포했다. 행정 조직이 개편되었고 의복과 풍속도 북부의 것을 버리고 남국의 것을 제정하였다. 무왕은 캄보디아, 참파, 수사, 화사, 만상, 남장 등 조공국도 충분히 확보했다. 레 왕조와 비교해 이 조공국의 숫자는 더 많았으며 19세기 대남 제국의 조공국 수와 맞먹었다. 필자는 이 시점에서 무왕이 실제로 원했던 자리는 왕이 아니라 황제였음을 지적한다. 비록 무왕의 시도는 실패했지만 그는 자신을 천왕이라고 칭함으로써 통상적인 왕은 아님을 분명히 했다. 캄보디아 왕이 캄보디아 영토 내의 참족을 공격한 게 무왕에게는 캄보디아에 개입하는 충분한 이유로 작용했다. 무왕은 이 참족이 자신의 신복이라 여겼다. 왕은 그들이 자신의 판도 내에 있는 참 즉 순성진 참인의 일부라고 간주했기 때문이다. 무왕은 1750년에 캄보디아에 전쟁을 선포했다. 동시에 그는 태국왕에게 외교 서한을 보냈는데 여기서 그는 캄보디아가 자신의 배타적 조공국임을 천명했다. 캄보디아의 영토였던 메콩 델타에의 공격을 개시하기 전에 무왕은 푸쑤언을 새로 건설해 제국의 위상에 걸맞는 권력중심지로 삼았다. 인플레이션, 기근, 경제 왜곡 등도 이 시기를 특징짓는 면모였다. 그러나 이 연구는 무왕의 메콩 델타 진출 이유라고 이야기되어 온 이런 경제적인 측면보다 제국 건설자로서 무왕이 보이던 적극적 정책에 더 관심을 가지며 이런 정책에 기초한 영토 팽창의 욕구가 메콩 델타의 광활한 땅을 차지하고자 하는 데 결정적인 이유가 되었다고 주장한다. 1754년부터 3년 동안 현재 베트남의 영토에 해당하는 메콩 델타 대부분이 무왕의 영토로 편입되었다. 여기에는 완거정의 역할이 컸다. 그러나 무왕이 차지하고자 한 영역의 범주는 여기에 더해 메콩 오른편에 해당하며 현재의 사이공보다 위쪽에 있는 껌뽕짬, 프레이비엥, 스바이리엥을 포괄했다. 많아진 조공국의 수에 걸맞게 제국의 영토는 넉넉히 확대되어야 했다. 무왕의 전략은 '잠식지계'와 '이만공만'의 변주곡이었다고 이 글은 주장한다. 무왕은 하부캄보디아에 해당하는 델타를 야금야금 차지했다. 이는 누에가 뽕잎을 먹는 것과 같다는 게 일반적인 이해 방식이다. 그러나 무왕의 최종적 목표는 위에서 언급한 메콩 델타 세 개의 주까지 다 먹어치우는 것이었다. '다 먹어치운다'는 건 '잠식'의 또 다른 의미이자 적용이었다. 무왕은 현 롱안 지역으로부터 쩌우독에 이르기까지의 땅을 차지하는 과정에서 참인을 이용해 캄보디아를 쳤다. 이것은 '이만공만'의 표준적 적용이었다. 이에 더해 그는 막씨가 관할하던 중국인 망명자들을 이용해 하띠엔과 그 주변 지역을 캄보디아 왕으로부터 취했다. '이만공만'의 또다른 적용이라고 할 수 있다. 결론적으로, 필자는 19세기에 출현할 응우옌 왕조의 제국 질서 뿌리를 바라보는 새로운 방식을 주장한다. 제국 질서는 홍하 델타에 근거한 대월 제국 왕조들의 오랜 역사의 결과물이 아니라 푸쑤언에 앉은 무왕의 신 세계질서를 계승한 것이라는 주장이다. '이만공만'과 '잠식지계'는 무왕의 후손들에게 여전히 유용했다. 그의 손자인 쟈롱은 타이, 크메르, 라오, 중국인, 산지민, 유럽인 같은 '만'을 이용해 또다른 '만'인 '떠이썬 도적떼(西賊)'를 이겼다. 떠이썬에는 수많은 중국인 및 중국 해적이 활동하고 있었으며 참인, 산지민이 있었다. 무왕의 증손자인 민망 황제는 화려한 제국을 건설했다. 동시에 그는 캄보디아와 참 영역을 몽땅 먹어치우면서 영토 확장에도 골몰하고 있었다.
상호정보 포텐셜과 델타 함수열 (cross-information potential and Dirac-delta functions, CIPD) 을 이용한 Equalizer 알고리듬이 충격성 잡음 하에서도 채널의 ISI 제거 성능이 우수한 반면, 블록 처리 방식으로 가중치 갱신을 행하고 있어서 계산량이 많다는 단점을 갖고 있다. 이 논문에서는 CIPD 알고리듬의 계산량을 크게 줄일 수 있는 방법으로서 매 샘플 시간마다 수행하는 CIPD 알고리듬의 이중 합산을 단일 합산으로 바꿀 수 있는 방법을 제시하였다. 실험 결과에서 제안된 방식은 기존 CIPD 알고리듬과 동일한 기울기 학습 곡선을 나타냈다. 또한 충격성 잡음 상황에서도 기존 방식이 블록처리 데이터 수에 비례하는 계산량을 나타낸 반면 제안된 방식은 이와 관계없이 더 작은 계산량을 유지하면서 CIPD 알고리듬과 동일한 기울기 값을 산출해낸다.
정부는 2009년부터 한강, 금강, 영산강, 낙동강(이하 4대강)에 4대강 살리기 사업을 시행하였으며, 국가하천 주변지역을 체계적으로 조성하기 위하여 "친수구역 활용에 관한 특별법"(이하 친수구역법)을 시행함에 따라 친수공간의 심각한 공간변화 및 경관훼손이 예상된다. 따라서 본 연구는 친수구역법을 적용한 친수공간 주변지역의 개발에 대한 기수립되어 있는 개발계획(낙동강 유역 에코델타시티)의 분석 및 고찰을 통해 이들 개발의 문제점을 도출하고 3D 시뮬레이션을 통해 친수공간의 공간 및 경관 변화를 예측하였다. 그 결과 사업대상지의 개발밀도(용적률 및 건폐율)의 조정과 지속가능한 개발을 위해 지역 특성에 맞는 다양한 컨텐츠의 적용은 매우 중요하다고 판단된다.
심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터를 제안하였다. 제안된 회로는 feedforward 구조를 이용한 델타 시그마 모듈레이터 단을 계단식 형태로 설계하였으며, 이를 통하여 저전압 환경에서도 비교적 높은 해상도를 구현할 수 있었다. 인버터 기반의 스위치드 커패시터 회로를 이용하여 전력소모를 최소화하고, 낮은 전압에서도 동작 가능하도록 설계되었다. 제안된 회로는 $0.35-{\mu}m$ CMOS 공정을 이용하여 구현되었으며, 샘플링 주파수가 7.6 kHz 이고 120Hz 대역폭에서 61-dB SNDR, 63-dB SNR, 그리고 65-dB DR 을 가진다. 이때 전력소모는 1-V 전원전압에서 280 nW에 불과하다.
본 논문에서는 UMTS용 수신기를 위한 저 전력 CMOS 연속-시간 시그마-델타 모듈레이터에 대해 논한다. 저 전력 동작수행을 위한 연속 시간 모듈레이터의 루프 필터는 선형성이 우수하고, 튜닝 회로가 비교적 간단한 active-RC 필터로 구성하였다. 본 모듈레이터의 구조는 전력 효율을 높이기 위해 24의 OSR (Oversampling Ratio)의 3차 4비트 단일 루프로 구성하였고, 초과 루프 지연 시간에 의한 성능 저하를 방지하기 위해 반주기 지연 제환 경로를 추가하였다. 제작한 회로의 SNR, SNDR, Dynamic range는 각각 71dB, 65dB, 74dB로 측정되었다. 설계한 연속-시간 시그마-델타 모듈레이터는 0.18-um CMOS 표준공정으로 제작하였고, 1.8V의 단일 전원 전압에서 15mW의 전력을 소모한다.
본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.
본 논문에서는 2비트 시그마-델타 변조기를 도입한 새로운 구조의 폴라 트랜스미터에 대해 논의한다. 제안된 구조에서는 2비트 시그마-델타 변조 방식을 도입하여 양자화 잡음을 낮추도록 하였다. 전력 증폭기는 2비트 디지털 처리된 진폭 신호를 받아들이기 위하여 2진법의 형태로 분할되도록 고안되었다. 새로운 구조의 폴라 트랜스미터를 EDGE 시스템에 적용하여 시뮬레이션 한 결과, 전체 전송 대역에서 스펙트럼 특성이 개선되는 것을 확인할 수 있었다. 2비트 변조기에 세밀한 양자화 방식을 적용함으로써 오버 샘플링 비가 2배 이상 증가한 정도의 잡음 감소 특성을 얻을 수 있었고 오버 샘플링 비를 증가시키지 않고도, 트랜스미터 출력 신호의 주파수 잡음을 10dB 이상 낮출 수 있었다. 또한, 전력 증폭기를 2진법으로 분할한 결과 다이나믹 영역이 5dB 정도까지 증가하는 효과를 얻었다.
본 논문에서는 모바일 기기의 배터리 전력관리 IC(Battery Management IC)에서 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마-델타 모듈레이터를 설계하였다. 제안하는 이산-시간 시그마-델타 모듈레이터는 2차의 단일 비트 구조이고 0.13um CMOS 공정으로 제작되었다. 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 방식을 적용하여 설계하였다. 제안하는 모듈레이터는 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83-dB의 dynamic range와 81.7dB의 peak signal-to-(noise + distortion) ratio(SNDR)를 가진다. 3.3 V의 전원전압에서 0.66 mW의 전력을 소모하며 모듈레이터 코어의 면적은 $0.425mm^2$ 이다.
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[게시일 2004년 10월 1일]
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