• 대한전자공학회논문지SD
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• 제46권4호
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• pp.64-71
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• 2009

본 논문은 위성방송 표준인 DVB-S2 (Digital Video Broadcasting via Satellite, Second generation) 에 적용 가능한 공통 자기상관 연산기를 사용한 효율적인 프레임 동기부 회로를 제안한다. 열악한 채널 상태 환경에서의 안정적인 성능을 달성하고 구현된 기능 동기블록의 하드웨어 자원을 효율적으로 활용하기 위해 본 논문에서는 새로운 구조의 효율적인 공통 자기상관기 구조를 제안한다. 제안한 동기부 회로는 병렬 구조를 취함으로써 프레임, 주파수 동기부 회로의 성능을 개선하여 프레임 동기부의 복잡도를 현저히 감소시킬 수 있었다. 따라서 제안한 동기부 회로는 직접 구현한 방식과 비교하여 약 92%의 곱셈기 개수와 81%의 덧셈기 개수를 줄일 수 있었다. 또한 FPGA 보드와 R&STM SFU 방송 테스트 장비를 이용하여 제안된 구조를 검증하였으며 총 LUTs는 XilinxTM Viertex IV LX200 칩의 29,821을 차지하였다.

• 한국통신학회논문지
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• 제28권4A호
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• pp.200-207
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• 2003

본 논문은 여러 가지 PN 부호들 중 시간 전이된 (time-shifted) m 계열 부호를 사용하는 CDMA 수신기에서 직교화 과정을 수행할 수 있도록 수신기 구조를 제안하고, 그 수신기의 특성 및 성능을 분석한 것이다. 이 구조는 일반적으로 사용하는 기존 CDMA 수신기에 직교 수신 과정을 수행하도록 병렬로 적분기 경로를 추가하고 덧셈기에서 추가된 경로의 출력과 기존 수신기 출력을 합산하여 처리하도록 되어 있어 구성이 간단하다. 수신된 신호는 PN 부호 상관기와 적분기를 각각 통과한 후 합쳐지므로 기준 사용자 부호의 신호 성분은 증가하고, 다른 사용자 부호와의 상호 상관 값은 0이 되어 수신된 기준 사용자 부호는 직교 부호 특성을 갖게 된다. 그러므로 본 논문에서 제안한 구조는 직교 부호 특성이 요구되는 채널 임펄스 특성 측정 등과 같은 응용 분야 또는 제안한 수신기 구조 블록 중에서 병렬로 추가된 경로를 유연하게 운용할 수 있으므로 다중 사용자 간섭 신호 제거 또는 용량 중대 목적에 적용이 가능하다.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.953-958
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• 2013

본 논문에서는 고성능 HEVC 복호기를 위한 효율적인 $32{\times}32$ 역변환기 하드웨어 구조를 제안한다. HEVC는 4k, 8k 이미지와 같이 기존의 이미지코덱에 비해 훨씬 더 큰 크기의 이미지를 처리할 수 있는 새로운 영상 압축 표준이다. 큰 이미지의 데이터를 효과적으로 처리하기 위해 다양한 새 블록 구조를 채택하였으며, 이 블록들은 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$으로 구성되었다. 이 논문에서는 $32{\times}32$ 역변환기의 효과적인 구조를 제안하며, 역변환기의 구조는 $32{\times}32$ 행렬을 $16{\times}16$ 행렬로 재구성하고 쉬프트와 덧셈기로 구성된 곱셈기를 사용하여 연산을 단순화 하였으며 멀티 사이클 패스를 구현하여 낮은 주파수에서도 동작이 가능하도록 설계하였다. 또한 HEVC 코덱의 다양한 크기의 변환이나 순방향 변환 블록에 쉽게 적용할 수 있다.

• 대한전자공학회논문지
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• 제27권2호
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• pp.144-150
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• 1990

본 논문에서는 레딕스(radix)-2 FFT 알고리듬에 이용하였던 완전 셔플(shuffle)을 확장하여 새로이 얻은 이중 와전 셔플을 적용하여 레딕스-4 FFT 프로세서를 설계하였다. 이 FFT 프로세서는 버터플라이 연산 회로, 입, 출력값과 계수의 번지 발생기, 입, 출력값을 일시 저장하는 레지스터와 제어회로로 구성된다. 또한 입, 출력값과 계수를 저장하기 위해 외부 RAM과 ROM을 필요로 한다. 버터플라이 회로는 12개의 곱셈기와 덧셈기, 뺄셈기, 딜레이 시프트 레지스터(delay shift register)로 되어 있다. 25MHz two phase 클럭으로 동작하는 이 프로세서는 256-절 FFT를 6168 클럭, 즉 247 us 에 계산을 하며 또한, 사용자가 4, 16, 64, 256- 점까지 임의의 점을 선택할 수 있는 유연성을 갖는다. 그리고 2-um 이중 메탈 CMOS 공정을 이용하여 28000 여개의 트랜지스터와 55개의 패트를 $8.0{\times}8.2mm^2$면적에 설계할 수 있었다.

• 한국정보통신학회논문지
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• 제25권9호
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• pp.1158-1165
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• 2021

본 논문은 메모리의 사이즈를 줄이기 위해 Pooling Layer가 MAC에 통합된 구조의 최적화된 CNN가속기를 설계하는 것을 제안한다. 메모리와 데이터 전달 회로의 최소화를 위해 MNIST를 이용하여 학습된 32bit 부동소수점 가중치 값을 8bit로 양자화하여 사용하였다. 가속기칩 크기의 최소화를 위해 MNIST용 CNN 모델을 1개의 Convolutional layer, 4*4 Max Pooling, 두 개의 Fully connected layer로 축소하였고 모든 연산에는근사화 덧셈기와 곱셈기가 들어간 특수 MAC을 사용한다. Convolution 연산과 동시에 Pooling이 동작하도록 설계하여 내장 메모리를 94% 만큼 축소하였으며, pooling 연산의 지연 시간을 단축했다. 제안된 구조로 MNIST CNN 가속기칩을 TSMC 65nm GP 공정으로 설계한 결과 기존 연구결과의 절반 크기인 0.8mm x 0.9mm = 0.72mm²의 초소형 가속기 설계 결과를 도출하였다. 제안된 CNN 가속기칩의 테스트 결과 94%의 높은 정확도를 확인하였으며, 100MHz 클럭 사용시 MNIST 이미지당 77us의 빠른 처리 시간을 획득하였다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.53-61
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• 2004

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC(Multiplier- Accumulator)의 구조를 제안하였다. 부분 곱의 생성을 위해서 1의 보수 기반의 고속 Booth 알고리즘(Modified Booth Algorithm, MBA)를 이용하였고 다수의 부분 곱을 더하기 위해서 CSA(Carry Save Adder)를 이용하였다. 부분 곱을 더하는 과정에서 Booth 인코딩 시 이용한 1의 보수 체계를 2의 보수 체계로 보상하고 이전 합과 캐리를 누적하는 연산을 수행하여 고속의 누적 연산이 가능한 구조를 제안한다. 또한 부분 곱의 덧셈에서 하위 비트들을 2 비트 CLA(Carry Look-ahead Adder)를 이용하여 연산함으로써 최종 덧셈기의 입력 비트수를 줄임으로써 전체적인 임계경로를 감소시켰다. 제안된 MAC을 JPEG2000을 위한 DWT (Discrete Wavelet Transform) 필터링 연산에 적용하여 고속의 디지털 신호처리가 가능함을 보였고 기존의 연구와 비교하여 향상된 성능을 보이는 것을 확인하였다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.434-439
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• 2008

본 논문은 2세대 위성방송용 표준인 DVB-S2 (Digital Video Broadcasting - Second Generation) 에서 사용하는 대략적 주파수 동기회로를 효율적으로 설계하는 방법을 제안한다. DVB-S2에서 제거해야 하는 대략적인 주파수 오차는 심볼 전송률의 6.25%에 해당하며 심볼 전송률이 25Mspa일 경우 ${\pm}1.5625Mhz$에 달한다. 대략적인 주파수 오차 추정을 위한 데이터 도움방식 (Data-Aided) 의 알고리즘들을 분석하여 L&R (Luise & Reggiannini) 알고리즘이 복잡도와 추정성능 면에서 가장 효율적임을 밝혔다. 그러나 L&R 알고리즘도 여전히 곱셈기와 덧셈기를 다량으로 사용하므로 구현 복잡도가 매우 높다. 본 논문은 버퍼와 멀티플렉서를 이용한 직렬 상관도 연산구조를 제안한다. 제안된 구조는 기존의 구현 방법에 비해 하드웨어 복잡도가 약 92%정도 감소되었다. 제안된 구조는 Xilinx Virtex II FPGA에서 구현되어 검증되었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.31-37
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• 2009

본 논문은 위성방송 표준인 DVB-S2 (Digital Video Broadcasting-Satellite second generation) 에 적용 가능한 효율적인 변조모드 추정 가능한 프레임 동기 검출 회로를 제안한다. 매우 낮은 SNR에서 SOF (Start Of Frame)를 검출하고 변조 모드를 추정하기 위해 본 논문에서는 새로운 상관기 방식의 프레임 동기 검출 회로 구조와 낮은 복잡도의 AGC (Automatic Gain Controller)를 제안한다. 제안한 프레임 동기 검출 회로는 복잡도가 높은 기존의 D-GPDI (Differential - Generalized Post Detection Integration) 알고리즘을 직접 구현한 방식과 비교하여 약 93%의 곱셈기 개수와 89%의 덧셈기 개수를 줄일 수 있었으며 Xilinx Virtex II FPGA 검증 보드를 이용하여 제안된 구조를 검증하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.3-5
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• 1999

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘에 비해 복잡하고, 수행 빈도수가 적다는 이유로 그동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전 및 고성능의 그래픽 랜더링을 위한 보다 빠른 부동소수점연산기(FPU)가 필요하게 되었으며, 이에 따라서 고속의 나눗셈 연산기의 필요성이 증가하게 되었다. 특히, 전체의 수행 시간 향상을 위해서라도 고속 나눗셈 연산기의 중용성은 더욱 부각되고 있다. 그러나 고속 나눗셈 연산기는 연산 속도와 크기라는 서로 상반되는 요소를 가지고 있다. 즉, 연산 속도가 빠르면 크기는 늘어나고, 크기를 줄이면 연산 속도는 늦어지게 된다. 본 논문은 높은 자릿수(Very-High Radix) 나눗셈 알고리즘에서 영역변환상수를 구하는 방법으로 연산이 아닌 검색테이블(Look-up Table)을 이용한다. 그리고 검색테이블의 크기를 줄이는 방법으로 영역변환상수의 범위 분석 및 캐리 저장형을 이용한 검색테이블 분할 방법을 이용하였다. 전체적으로는 영역변환상수를 구하는 연산주기가 필요없게 되므로 나눗셈 연산기의 영역 크기의 변화가 적으면서 연산 속도는 빨라졌음을 알 수 있다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.43-48
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• 2008

본 논문은 기존의 8B/10B 코딩테이블을 축소하여 단순화 방법에 의한 8B/10B 인코더 설계를 제안하였다. 제안하는 방법은 기존의 코딩 테이블을 덧셈기를 이용하여 축소하고 디스패리티 제어 블록의 알고리즘을 수정하였다. 제안한 인코더를 로직 시뮬레이션 및 로직 합성을 진행하여 Magna CMOS $0.18{\mu}m$ 공정에서 최대 동작 속도는 343MHz와 칩 면적 $1886{\mu}m^2$의 결과를 얻을 수 있었다.