• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2001.11a
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• pp.119-123
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• 2001

In this paper, a new structure and fabrication method for the wafer level package(WLP) is presented. A packaged VLSI chip is encapsulated by a parylene(which is a low k material) layer as a dielectric layer and is molded by SUB photo-epoxy with dielectric constant of 3.0 at 100 MHz. The electrical parameters (R, L, C) of package traces are extracted by using the Maxwell 3-D simulator. Based on HSPICE simulation results, the proposed wafer level package can operate for frequencies up to 20GHz.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 1994.04b
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• pp.462-467
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• 1994

최근의 생산 시스템은 가공부품의 변화와 생산롯트의 변화에 유연하게 대처하며 동시에 높은 생산성을 가질 수 있 는 FMS, FMC, CIM와 같은 고도로 자동화된 유연생산 시스템으로나아가고있다. 본 연구에서는 실제상품화가 가능한 지능형 전류 감시장치를 개발하는 것을 그 목적으로 하였으며 인텔8096 단일칩 콘트롤러를 이용하여 이를 실현하였다. 개발된 장치의 성능 평가를 위해드릴가공에 적용하였다.

• Proceedings of the Korea Electromagnetic Engineering Society Conference
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• 2000.11a
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• pp.220-224
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• 2000

AlGaAs/GaAs HBT를 이용하여 1.9 GHz 대역 2단 MMIC 전력증폭기를 설계하였다. HBT의 실측 S 파라미터를 이용하여 정합회로를 설계하였으며, 목적에 따라 적절한 형태의 출력 정합 회로를 하이브리드 형태로 칩 외부에 부가할 수 있도록 설계하였다. HBT의 실측정 S 파라미터의 fitting을 통하여 비선형 등가모델을 추출하였고, load-pull 시뮬레이션으로 최대 출력 정합 임피던스를 결정하였다. 시뮬레이션 결과, 29 dBm의 출력 전력, 40 %의 전력 부가 효율, 그리고 16 dB의 전력 이득을 얻었다.

• Proceedings of the Korean Society of Marine Engineers Conference
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• 2006.06a
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• pp.207-208
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• 2006

기존의 음향측심기는 복잡한 하드웨어 구조로 인해 크기와 중량이 큰 단점이 있었다. 이에 본 개발에서는 이러한 단점을 보완하기 위해 고속의 단일칩을 적용하여 단순구조의 하드웨어로 구성하였으며, 그 결과 장비의 크기 및 중량을 감소시킬 수 있었고 또 신호처리 기법을 적용하여 측정 데이터의 안정성을 획득 하였다.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.28A no.1
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• pp.46-51
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• 1991

The new signal process circuit using ISFETs as two input devices of a MOS differential amplifier stage for application to a ISFET biosensor was developed and its operational characteristics simulated. For a single chip integration of ISFETs, developed signal process circuit and metal reference electrode, serial studies including process development and chip layout was carried out.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.05a
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• pp.118-121
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• 2000

본 논문에서는 FNNs(feedforwad neural networks)구현을 위한 새로운 학습 방안을 제안하였다. 제안된 방식은 온 칩 학습이 가능하도록 FNNs와 학습회로 사이에 스위칭 회로를 추가하여 단일패턴과 다중패턴 학습이 가능하도록 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하였고 간단한 비선형 시냅스 회로를 이용하여 구현하였다. 제안된 방식은 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 제안된 학습방안 및 비선형 회로는 향후 학습 기능을 가진 대규모의 FNNs 구현에 매우 적합하리라 예상된다.

• Digital Contents
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• no.4 s.131
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• pp.37-46
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• 2004

속도가 느린 모뎀으로 데이터통신을 할 수 있다는 사실에 고마움을 느낀 게 바로 얼마전이지만 이제는 거리에서 게임을 즐기고, 차안에서도 주식시세를 확인하는 세상을 살고 있다. 더구나 유선과 무선으로 분리됐던 통신망을 단일망으로 통합하는‘NGN’에 이어 더 포괄적인 개념의‘BcN’구축사업이 본격화되고 있고, 곳곳에 컴퓨터 칩과 센서가 박히는‘유비쿼터스 시대’도 눈앞에 두고 있다. 언제(anytime), 어디서나(anywhere), 어느 기기(any device)든지, 미디어에 구애받지 않고(any media) 소통할 수 있는 4any시대가 열리고 있는 것이다. 이에 발맞춰 세계 유수의 기업들은 저마다 새로운 승부수를 던지고 있다. <디지털콘텐츠>는 2회에 걸쳐 인프라 변화추이를 살펴보고, 이에 따른 차세대 디지털콘텐츠 산업을 조망한다

• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.3233-3235
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• 1999

This paper describes development of a microprocessor-based optoelectronic guard system established a higher level of control reliability in machine guard design. The system uses the design concept of diverse redundancy and a fast software algorithm. We have accomplished an safety light curtain system that allows to be intentionally disabled moving machine by the interrupt of dangerous situations. As a result, it is showed that the proposed system is effective enough to practical applications.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2011.06a
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• pp.1163-1164
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• 2011

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.12 s.354
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• pp.55-64
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• 2006

This work proposes a calibration-free 14b 70MS/s 0.13um CMOS ADC for high-performance integrated systems such as WLAN and high-definition video systems simultaneously requiring high resolution, low power, and small size at high speed. The proposed ADC employs signal insensitive 3-D fully symmetric layout techniques in two MDACs for high matching accuracy without any calibration. A three-stage pipeline architecture minimizes power consumption and chip area at the target resolution and sampling rate. The input SHA with a controlled trans-conductance ratio of two amplifier stages simultaneously achieves high gain and high phase margin with gate-bootstrapped sampling switches for 14b input accuracy at the Nyquist frequency. A back-end sub-ranging flash ADC with open-loop offset cancellation and interpolation achieves 6b accuracy at 70MS/s. Low-noise current and voltage references are employed on chip with optional off-chip reference voltages. The prototype ADC implemented in a 0.13um CMOS is based on a 0.35um minimum channel length for 2.5V applications. The measured DNL and INL are within 0.65LSB and l.80LSB, respectively. The prototype ADC shows maximum SNDR and SFDR of 66dB and 81dB and a power consumption of 235mW at 70MS/s. The active die area is $3.3mm^2$.