• 한국정보과학회논문지:시스템및이론
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• 제28권4호
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• pp.196-203
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• 2001

본 논문에서는 빠른 시간 내에 설계자의 요구사양을 만족하는 메모리를 자동으로 합성해주는 새로운 멀티포트 메모리 컴파일러를 제안하였다. 제안한 컴파일러의 장점은 하나의 메모리 코어 셀을 규칙적으로 배치, 확장하여 메모리를 합성하고, 동시에 합성된 메모리내의 임계경로만을 추출하여 빠르게 검증할 수 있다는 것이다. 또한, 레이아웃 상에서의 전원선 공유 등의 기법으로 메모리의 성능을 향상시킬 수 있도록 하였다. 본 컴파일러를 사용하여 0.25$\mu\textrm{m}$ CMOS 1-poly, 2-metal 공정에서 최대 8개의 쓰기 포트, 16개의 읽기 포트, 64워드, 256비트 사이의 여러 가지 멀티포트 메모리를 자동 합성하였다. 합성 결과 메모리의 성능 및 면적 면에서 만족할 만한 결과를 얻었으며, 레이아웃 전체에서의 시뮬레이션 시간보다 10배정도 빠른 시간 내에 동작을 정확히 검증하였다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.47-52
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• 2007

본 논문은 다중 셀 환경에서 MMSE 수신기를 가지는 MIMO MC-CDMA시스템의 출력 SINR을 점근적으로 분석한다. 단일 셀에서의 점근적 성능 분석이 다중셀 환경으로 확장 적용된다. 점근적 분석을 위한 Haar 유니터리 코드의 사용은 다른 셀로부터의 간섭성분이 대각성분들의 값이 다른 대각행렬로 나타나게 한다. 본 논문에서는 다른 셀의 코드 간섭 성분을 mean square측면에서 간섭의 전력으로 수렴함을 보이고, 셀간 간섭 성분이 주어질 때 점근적으로 특정 SINR값을 찾는다. 다중 셀에서의 거리에 따른 느린 페이딩을 로그노말 분포를 가정하여 구한 이론적인 비트오차 확률과 실험을 비교하여 비슷함을 보이고, 점근적 성능에 의한 데이터 전송 수율의 셀 반경에 따른 성능을 보인다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.59-66
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• 2000

본 논문에서는 DSP에서 필수적인 고속 저 전력 조건 선택 덧셈기/뺄셈기의 마크로 셀 라이브러리를 설계, 구축하였다. 덧셈기의 Carry전달 지연 시간을 최소로 하기 위한 CLA 기법과 연산 가능한 모든 결과 값을 미리 계산한 후 선택하는 조건 선택 기법을 적용하였다. 또한 이러한 설계방법이 8비트에서 64비트까지 자동 생성될 수 있도록 전용 프로그램을 작성하고 셀 기반 설계기법을 도입하여 Auto P&R Tool과 연계하여 자동으로 레이아웃이 가능하도록 하였다. 제안된 덧셈기/뺄셈기는 0.25${\mu}m$, 1-Poly, 5-Metal, N-well CMOS 공정을 사용하여 제작되었으며, 2.5V 단일 공급전압에서 지연시간, 소모 전력을 측정하였다. 측정결과 32 비트 덧셈기/뺄셈기의 경우 3.43ns의 지연시간과 42.8${\mu}w$/MHz의 전력소비를 나타내었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.209-209
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• 2010

단위면적 당 메모리 집적도를 높이기 위해 플래시 기억소자의 크기를 줄일 때, 절연층 두께 감소에 의한 누설 전류의 발생, 단채널 효과 및 협폭 효과와 같은 문제 때문에 소자 크기의 축소가 한계에 도달하고 있다. 이러한 문제점들을 개선하기 위해 본 연구에서는 FinFET구조위에 Oxide-Nitride-Oxide (ONO) 층을 적층하여 2-비트 특성을 갖는 플래시 메모리 소자를 제안하였다. 소자의 작동전압을 크게 줄일 수 있으며 소자의 크기가 작아질 때 일어나는 단채널 효과의 문제점을 해결할 수 있는 FinFET 구조를 가진 기억소자에서 제어게이트를 제어게이트1과 제어게이트2로 나누어 독립적으로 쓰기 및 소거 동작하도록 하였다. 2-비트 동작을 위해 제어 게이트1의 게이트 절연막의 두께를 제어게이트2의 게이트 절연막의 두께보다 더 얇게 함으로써 두 제어게이트 사이의 coupling ratio를 다르게 하였다. 제어게이트1의 트랩층의 두께를 제어게이트2의 트랩층의 두께보다 크게 하여 제어게이트1의 트랩층에 더 많은 양의 전하가 포획될 수 있도록 하였다. 제안한 기억소자가 2-비트 동작하는 것을 확인 하기위하여 2차원 시뮬레이션툴인 MEDICI를 사용하여 제시한 FinFET 구조를 가진 기억소자의 전기적 특성을 시뮬레이션하였다. 시뮬레이션을 통해 얻은 2-비트에 대한 각 상태에서 각 전하 포획 층에 포획된 전하량의 비교를 통해서 coupling ratio 차이와 전하 포획층의 두께 차이로 인해 포획되는 전하량이 달라졌다. 각 상태에서 제어게이트에 읽기 전압을 인가하여 전류-전압 특성 곡선을 얻었으며, 각 상태에서의 문턱전압들이 잘 구분됨을 확인함으로써 제안한 FinFET 구조를 가진 플래시 메모리 소자가 셀 당 2-비트 동작됨을 알 수 있었다.

• 정보처리학회논문지C
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• 제13C권1호
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• pp.83-94
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• 2006

본 논문에서는 미국 NIST에서 차세대 암호화 알고리즘으로 채택한 Rijndeal 알고리즘을 적용한 물리 계층 ATM 셀 보안 기법에 관한 것이다. ATM 셀 보안 기법을 기술하기 위해 물리 계층에서의 데이터 암호화 시의 표준 ISO 9160을 만족하는 데이터 보안 장치를 하드웨어로 구현하여 STM-1급(155.52Mbps) 의 ATM 망에서 암호화/복호화 과정을 검증하였다. 기존의 DES 알고리즘이 블럭 및 키 길이가 64 비트이므로 대용량 데이터 처리가 어렵고 암호화 강도가 취약함에 비해, Rijneal 알고리즘은 블럭 크기가 128 비트이며 키 길이는 128, 192, 256 비트 중 선택 가능해 시스템에 적용 시 유연성을 높일 수 있고 고속 데이터 처리 시에 유리하다. 물리 계층 ATM 셀 데이터의 실시간 처리를 위해 Rijndael 알고리즘을 FPGA로 구현한 소자를 사용하여 직렬로 입력되는 UNI(User Network Interface) 셀을 순환 여유 검사 방법을 이용하여 셀의 경계를 판별하고 셀이 사용자 셀인 경우, 목적지의 주소값 등 제어 데이터를 지니고 있는 헤더 부분을 분리한 48 옥텟의 페이로드를 병렬로 변환, 16 옥텟(128 비트) 단위로 3 개의 암호화 모듈에 각각 전달하여 암호화 과정을 마친 후 버퍼에 저장해 둔 헤더를 첨가하여 셀로 재구성하여 전송하여 준다. 수신단에서 복호화 시에는 페이로드 종류를 판별하여, 사용자 셀인 경우에는 셀의 경계를 판별한 다음 페이로드를 128 비트 단위로 3 개의 암호화 모듈에 각각 전달하여 복호화하며, 유지 보수 셀인 경우에는 복호화 과정을 거치지 않는다. 본 논문에 적용한 Rijndael 암호화 소자는 변형된 암복호화 과정을 적용하여 제작된 소자로 기존에 발표된 소자에 비해 비슷한 성능을 지니면서 면적 대 성능비가 우수한 소자를 사용하였다.ochlorococcus의 수층별 평균 풍도의 수직분포는 표면 혼합층에서 유사한 수준을 보이다 이심에서 급격한 감소를 나타냈다. 그러나 TSWP에선 풍도의 급격한 감소가 나타나지 많고 100 m 수심까지 높은 풍도를 나타냈다. Picoeukaryotes는 C-ECS에서 100 m까지 유사한 수준의 풍도를 보였으며, 동해의 $20\sim30\;m$ 수심에선 최대 풍도층이 나타났다.특별한 영향을 미치지 않는 것으로 나타났다. 동일 환자들의 골상태의 변화관찰과 신질환 관련 골감소의 요인을 밝혀내기 위한 추가적인 연구가 필요할 것으로 사료된다. 정확한 진단 및 동반된 질환을 감별하기 위한 노력이 필요하다.심되나 X-ray VCUG로 발견되지 않은 경우에는 RI VCUG를 꼭 시행하는 것이 방광요관역류의 정확한 진단을 하는데 도움이 된다..25% sodium 식이 enalapril군에서 사구체여과율이 증가됨을 관찰할 수 있었다. 4) 신절제술후 남아 있는 신조직무게를 비교하여 보면 24주째 0.25% sodium 식이군, 0.25% sodium 식이 enalapril군, 0.25% sodium 식이 nicardipine군에서 16주째 0.49% sodium 식이군, 0.49% sodium 식이 enalapril군, 0.49% sodium 식이 nicardipine 군보다 의의있게 신조직무게가 증가됨을 관찰할 수 없었다. 5) 0.25% sodium 식이군은 0.49% sodium 식이군과 비교하여 MES의 현저한 감소를 보였고 (0.25% sodium식이군: 12주; $1.97{\pm}0.02$, 24주; $2.06{\pm}0.03$ vs. 0.49% sodium 식이군: 12주; $2.29{\pm}0.09$, 16주; $2.55{\pm}0.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.205-212
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• 2010

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기 (FCore_Gen)를 구현하였다. FCore_Gen은 FFT 길이, 입력 비트수, 내부 중간 결과 값의 비트수, 격자계수 비트수 등의 선택에 따라 총 640가지 의 FFT/IFFT 코어를 Verilog-HDL 코드로 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4, radix-2 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과 값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성 한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192 점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 한국통신학회논문지
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• 제22권9호
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• pp.2014-2026
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• 1997

본 논문에서는 현재 광대역 고속네트워킹의 핵심기술인 비동기 전송방식(Asynchronous Transfer Mode: ATM)을 사용하는 통신 네트워크에서 무선채널을 이용하여 ATM 셀을 전송할 때에 비트오율 성능, 셀손실확률, 셀오류확률 및 네트워크 성능을 분석하였다. 무선 채널에서의 변조방식으로는 대역폭 효율을 높히기 위하여 16Star QAM방식을 적용하였으며, 무선 채널에서의 성능을 개선하기 위한 채널부호화 기법으로는 Reed-Solomon (R-S)부호, 길쌈부호, R-S/길쌈부호의 인쇄부호를 적용하였으며, 효과적으로 ATM셀을 전송하기 위한 UEP(unequal error protection) 부호화 방안으로 부분 연쇄부호를 제시하고 성능을 분석하였다. 이동 무선 통신채널의 특성인 도플러 영향과 라이시안 페이딩 모델을 고려하였고 수신단에서의 성능을 향상시키기 위하여 최대비 결합 방식의 다이버시티 기법을 적용하였으며, 네트워크 성능분석을 위하여는 무선 ATM셀의 셀 전송효율 및 지연시간을 분석하였다. 성능분석 결과로, 부분 연쇄부호를 적용시 기존의 부호화 기법들에 비하여 약 2dB 이상의 ATM 셀 손실 성능 향상을 기대할 수 있으며, 특별히 낮은 오류확률을 요구할 수록 좋은 성능을 보임을 알 수 있었다. 또한 동일한 성능을 얻기 위하여 적용하는 부호화 기법의 오버헤드 비트를 줄일 수 있는 방안임을 확인하였다. 따라서, 부분연쇄부호와 같이 ATM 셀의 헤더와 payload 부분의 에러 보정능력을 달리 적용하는 부호화 기법을 채택하는 것이 미래의 이동통신망에서의 무선 ATM통신을 위한 유용한 전송방식으로 생각된다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 한국통신학회논문지
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• 제25권10B호
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• pp.1722-1731
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• 2000

본 논문에서는 TDM 및 TDM/WDM 혼합형 광 ATM 스위치 구조에서 핵심 기능모듈인 광 셀 압축기와 역압축기를 새로이 제안하였다. 제안된 구조는 압축 및 역압축시 SOA 게이트와 광 궤환루프를 적용함으로써 구현을 위한 하드웨어를 줄였으며, 소수의 단을 직렬연결시 대용량의 광 펄스열을 압축 및 역압축할 수 있다. 제안된 광셀 압축기 구조를 이용한 4비트 단위 광 펄스 압축실험을 통해 시스템 적용을 구체화하였다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.153-160
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• 1996

본 논문에서는 이산시간 cellular 신경회로망(DTCNN)의 효율적인 디지털 하드웨어 구조를 제안한다. DTCNN은 셀간의 연결 형태를 결정하는 템플릿(template)내에서 국소적이며 공간 불변적인 특징을 가진다. 이와 같은 DTCNN의 특징과 분산연산 방식을 결합하여 간단한 하드웨어와 적은 연결선으로 DTCNN 하드웨어를 구현하였다. 또한 분산연산의 특징인 비트별 연산 방식을 사용하여 셀 간의 연결을 위한 넓은 버스 폭을 단일 비트로 줄였다. 본 논문에서는 제안한 구조를 프로그래밍이 가능한 FPGA를 사용하여 가변적인 구조를 갖는 DTCNN 보드로 구현하였다.