• 한국정보통신학회논문지
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• 제17권10호
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• pp.2409-2418
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• 2013

본 논문에서는 on-chip oscilloscope의 sub-sampler를 위한 클록을 생성하기 위한 두 가지 방식의 주파수 합성기를 제안한다. 제안하는 두 가지의 주파수 합성기는 지연고정루프 기반의 위상 선택기를 이용한 구조와 분수 분주형 위상고정루프를 이용하는 구조를 가지며 시뮬레이션 결과를 비교함으로써 각 구조의 특성이 분석된다. 제안된 두 회로 모두 1V 공급전압을 이용하는 65-nm CMOS 공정에서 설계되었으며, 125 MHz의 주파수를 가지는 입력 클록에 대해 121.15 MHz의 주파수를 가지는 출력 클록을 생성한다. 지연고정루프 기반의 위상 선택기를 이용한 주파수 합성기는 0.167 $mm^2$의 면적을 가지며 출력 클록은 2.88 ps의 지터 특성을 나타나며, 4.75 mW의 전력을 소모한다. 분수 분주형 위상고정루프를 이용한 주파수 합성기는 0.662 $mm^2$의 면적을 가지며 7.2 ps의 지터 특성을 나타내며, 1.16 mW의 전력을 소모한다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.137-144
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• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.259-262
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• 2012

본 논문에서는 125 MHz 동작 주파수에서 64개 위상의 클럭을 출력하는 지연 고정 루프 (DLL: delay-locked loop)을 제안한다. 제안된 다중 지연 고정 루프는 delay line의 선형성을 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. CMOS multiplexer와 inverter-based interpolator를 이용하여 $4{\times}8$ matrix 기반의 delay line에서 출력된 32개 위상의 클럭으로부터 64개 위상의 클럭을 생성한다. 또한 DLL에서 harmonic lock을 방지하기 위해 클럭의 duty cycle ratio에 무관한 initial phase locking을 위한 회로가 제안된다. 제안된 지연 고정 루프는 1.8 V의 공급전압을 이용하는 $0.18-{\mu}m$ CMOS 공정에서 설계된다. 시뮬레이션된 DLL은 40 MHz에서 200 MHz의 동작 주파수 범위를 가진다. 125 MHz 동작 주파수에서 최악의 위상 오차와 jitter는 각각 +11/-12 ps와 6.58 ps이다.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.