Proceedings of the Korean Institute of Information and Commucation Sciences Conference (한국정보통신학회:학술대회논문집)
- 2012.10a
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- Pages.259-262
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- 2012
A 125 MHz CMOS Delay-Locked Loop with 64-phase Output Clock
64-위상 출력 클럭을 가지는 125 MHz CMOS 지연 고정 루프
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Lee, Pil-Ho
(Kumoh National Institute of Technology) ;
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Jang, Young-Chan
(Kumoh National Institute of Technology)
- Published : 2012.10.26
Abstract
This paper describes a delay-locked loop (DLL) that generates a 64-phase clock with the operating frequency of 125MHz. The proposed DLL use a
본 논문에서는 125 MHz 동작 주파수에서 64개 위상의 클럭을 출력하는 지연 고정 루프 (DLL: delay-locked loop)을 제안한다. 제안된 다중 지연 고정 루프는 delay line의 선형성을 개선하기 위해