• 한국통신학회논문지
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• 제30권2A호
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• pp.107-113
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• 2005

본 논문에서는 통신소자의 경박 단소화 추세에 따라 적층 세라믹 SMD(surface mounted device) 패키지기술을 통하여 소형화한 $5{\times}7mm$의 크기의 VCXO를 개발한다. 이때 안정된 입력신호를 공급하기 위하여 양의 이미터결합논리(PECL)를 이용하고, 역메사형 HFF(high frequency fundamental) 기법을 이용하여 제작한 수정소자로 IC에 설계함으로써 동작전압은 3.3 V, 저전력하에서 120MHz-180MHz 범위의 주파수에서 발진하며, Q인자는 5 K이상, 3.5 ps rms의 낮은 지터(Jitter)와 위상잡음 특성 및 일정기간의 경화실험에서도 안정된 출력특성을 보인다.

• 전자통신동향분석
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• 제15권2호통권62호
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• pp.15-31
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• 2000

IP 패킷스위칭을 수행할 수 있는 WDM 기반의 대용량 광패킷스위칭 시스템을 위해 입력광 신호 속도 10Gb/s의 16 x 단위 스위치로 구성되는 출력 버퍼링 방식의 방송 및 선택형스위치 구조가 제안되었다. 기존의 광소자는 광특성 때문에 집적광 집적화 논리회로(PCL)의 제작이 쉽지 않았으나 최근 세계적으로 어레이형 집적화 광소자의 개발 추세가 급속도로 진전되고 있어 대용량의 광교환기 시스템 구조는 기존의 교환기 시스템과 유사한 형태 및 구조가 가능하다.

• 한국통신학회논문지
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• 제9권3호
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• pp.120-126
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• 1984

본 논문에서는 음성신호의 부호화 방식 중에서 지수적 입신 델타 변조이론을 실현한다는 부호기의 새로운 설계법을 제안하였다. 즉 부호기에 포함되어 잇는 국부 부호기의 부분회로는 2중 적분기를 사용함으로써 스텝폭의 입신논리회로를 구성하는 부분회로소자의 지속 스위칭 특성으로 인한 문제점을 보완하고 광범위한 여러 가지 크기의 입력신호 성분에 대해서 일정한 신호대 잡음비(SQNR)를 얻음으로써 넓은 dynanmic range를 커버하였다.

• 한국통신학회논문지
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• 제19권6호
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• pp.1056-1063
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• 1994

본 논문에서는 연상 메모리 소자에 대한 데이터와의 병렬 처리 최적 정합 방식을 적용하여 계산 효율과 처리율을 높인 단일 PE 아키텍쳐를 이용하여 CAM을 설계하였다. 설계한 CAM은 크게 3개의 기능 블록(입력 MUX, 최적 정합 CAM, 제어부)으로 구성되어 있다. 데이터 처리는 병렬 입력 및 병렬 비교를 하여 고속으로 데이터를 처리하는 전.병렬 방식을 채택하였다. 이러한 특성을 갖는 CAM은 회로 및 논리 시뮬레이션을 통하여 ETRI 3 m-well 공정 설계 규칙을 사용하여 설계하였다. 본 논문에서 설계된 CAM의 최대 동작 주파수는 20MHz이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 정기총회 및 추계학술대회 논문집 학회본부
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• pp.148-150
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• 1993

The IGBT(Insulated Gate Bipolar Transistor) is a power semiconductor device that has gained acceptance among power electronic circuit design engineers for motor drive and Power converter applications. The device-circuit interaction of power insulated gate bipolar transistor for a series-inductor load, both with and without a snubber are, simulated. An analytical model for the transient operation of the IGBT is used in conjunction with the load circuit state equations for the simulations.

• 대한전자공학회논문지TC
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• 제49권1호
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• pp.26-30
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• 2012

본 논문은 회전 불변 I/Q TCM에 적용되는 정사각 QAM을 위한 신호 발생 방법을 제안한다. 제안된 방법은 디지털 논리소자들로만 이루어져 있으며 look-up table (LUT)을 전혀 사용하지 않아 시스템 구현 복잡도를 줄이는 데 요긴하다. 또한 이 방법은 변조 차수가 64 이상인 모든 정사각 QAM에 적용될 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 한국컴퓨터종합학술대회 논문집 Vol.33 No.1 (A)
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• pp.355-357
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• 2006

반도체 공정의 발달로 인해 하나의 칩에 많은 양의 소자를 넣는 것이 가능해지면서 상대적으로 넓어진 공간에서 캐시 메모리가 차지하는 공간의 비중이 증가하고 있다. 상대적으로 비중이 커진 캐시 메모리는 CPU가 소모하는 전력의 50%에 상당하는 전력을 소모하는 등 시스템의 성능뿐만 아니라 전력 소모에도 큰 영향을 주고 있다. 현재 시스템 성능 향상과 전력 소모 절감을 위하여 캐시 메모리의 논리적 구조를 개선하기 위한 많은 연구가 진행 중이다. 본 논문에서는 다양한 용도로 사용되는 범용 시스템이 아닌 특정 응용분야에 최적화되어 사용되는 소규모 임베디드 시스템에 적합한 직접사상캐시를 위한 재구성 가능한 백업캐시를 제안하려고 한다. 제안하는 백업 캐시는 특정 레지스터 값을 이용해서 백업캐시를 재구성 가능하게 하여 응용분야에 따라 직접사상캐시의 성능 향상과 전력소모를 절감하도록 하여 시스템의 성능향상과 전력소모를 절감시키는 역할을 할 것이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 D
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• pp.1048-1051
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• 1997

본 논문에서는 GPS 수신기를 이용하여 송전선 양단에 설치되어 있는 전류차동계전기들의 전류샘플링을 동기시키는 방법을 제안하고, 이를 이용한 전류샘플링 동기장치의 개발에 대해 설명 한다. 송전선 양단의 GPS 수신기들에서 만들어지는 서로 동기된 IPPS신호들을 이용해 샘플링 동기신호를 만들어 주고, 이를 이용해서 서로 동기된 전류샘플링이 적당한 계수값 지정과 함께 이루어지도록 A/D변환기와 메모리 그리고 프로그램형 논리 소자를 사용한다. 샘플링 동기신호를 만들어주기 위해서 GPS수신기와 10MHz발진기를 이용한 디지털 위상잠금회로(DPLL, Digital Phase- Locked Loop)를 구성 한다. 본 논문에서 제안하는 전류샘플링 동기방식은 통신을 이용한 기존의 방식에 비해 계전기의 계산부담을 덜어주고 보다 정확한 샘플링 동기를 얻을 수 있게 한다.

• 전기학회논문지
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• 제59권2호
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• pp.359-362
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• 2010

In this study, inverter logic circuits on a plastic substrate are built with two top-gate FETs in series on a single ZnO nanowire. The voltage transfer characteristics of the ZnO nanowire-based inverter logic circuit exhibit a clear inverting operation. The logic swing, gain and transition width of the inverter logic circuit is about 90 %, 1.03 and 1.2 V, respectively. The result of mechanical bending cycles of the inverter logic circuit on a plastic substrate shows that the stable performance is maintained even after many hundreds of bending cycles.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 B
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• pp.922-924
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• 1995

The modeling of accurate timing in storage elements of ASIC cell library was studied. The propagation delay time of clock signal affects the critical time and this can cause malfunction in the chip designed in synchronous. In this paper, an analysis on the effect of input slope of clock signal in timing modeling were carried out. For the first time, in ASIC design, the design guides that can be used in both $0.6{\mu}M$ and $0.8{\mu}m$ design rule were offered, reducing the run time of SPICE and the time of cell library development.