• 한국전자파학회논문지
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• 제21권6호
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• pp.706-713
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• 2010

본 논문에서는 기생 루프 구조를 이용한 휴대 단말기용 5중 대역 초소형 루프 안테나를 제안한다. 제안된 안테나는 급전 모노폴, 기생 루프 구조를 가진 방사 루프 안테나, 추가 방사 소자로 구성되며, 매우 얇은 연성기판으로 제작된 안테나는 40 mm$\times$11 mm$\times$3 mm 크기의 유전체 캐리어에 장착된다. 제안된 안테나의 대역폭은 저대역에서 402 MHz(773~1,175 MHz)이고, 고대역에서 583 MHz(1,622~2,205 MHz)이다. 그 결과, 제안된 안테나는 VSWR 3:1 기준으로 GSM850, GSM900, DCS1800, PCS1,900, WCDMA 대역을 모두 만족함을 확인할 수 있었고, 방사 패턴, 이득, 효율 측면에서 휴대용 단말기에 적용되기에 적합한 성능을 얻었다. 따라서 제안된 안테나는 초소형 다중 대역 휴대 단말기의 응용 분야에 적합할 것으로 판단된다.

• 한국항공우주학회지
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• 제48권11호
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• pp.873-880
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• 2020

본 논문은 스트랩다운 탐색기 측정치와 INS 정보를 이용하여 시선각속도를 추정하는 유도필터 설계에 대해서 다룬다. 제안하는 유도필터는 탐색기 측정치와 유도탄 자세로부터 획득 가능한 시선각과 표적의 위치와 유도탄과의 상대 위치를 측정치로 하고 있으며, 주기 및 동기가 맞지 않는 두 센서의 출력을 사용하기 위해 비동기 필터를 기반으로 하고 있다. 제안한 방법을 통해 시간지연이 큰 탐색기 측정치를 사용함으로써 생길 수 있는 기생루프에 대한 영향을 줄이고 추정성능을 향상시킬 수 있다.

• 한국전자파학회논문지
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• 제18권1호
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• pp.24-30
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• 2007

본 논문에서는 편파 다이버시티를 구현하기 위한 바람개비 형태의 루프 안테나를 제안하였다. 제안된 루프 안테나의 원주는 일반적인 소형 루프 안테나의 길이(${\lambda}$)보다 10배가 크나, 소형 루프 안테나와 같이 수평면에서 무지향성 패턴을 얻을 수 있다. 기생 루프 안테나의 사용을 통해 안테나의 임피던스 정합 문제를 해결하고, 등가 회로를 제시하여 제안된 안테나의 설계 의도가 수식적으로 설명될 수 있음을 보였다. 제안된 안테나는 2.6 GHz에서 설계, 제작되었으며 정재파비 2:1 이하를 기준으로 6 %의 대역폭, 편파 분리도 15 dB, 이득 1.5 dBi의 시뮬레이션 결과를 나타내었고, 시뮬레이션 결과와 측정 결과가 잘 일치하였다.

• 한국전자파학회논문지
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• 제14권6호
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• pp.550-557
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• 2003

본 논문에서는 GPS/PCS 단말기에 적합한 두 가지 형태의 듀얼밴드 내장형 안테나를 제안하였다. 먼저 기생 다이폴이 포함된 모노폴 안테나는 단말기 기판에 직접 인쇄가 가능하도록 설계하였고, 격자형 루프구조의 안테나는 단말기의 내부 공간을 최대한으로 활용하기 위하여 격자형으로 구부러진 형태로 디자인하여 단말기 내부 에 내장이 가능하도록 설계하였다. 제안된 두 가지 형태의 듀얼밴드 내장형 안테나의 대역폭은 정재파비 2:1 기준으로 최소 19.1 % 이상으로 GPS 대역과 PCS 대역을 동시에 만족할 수 있고 전 대역에서 -0.4 ㏈i~3.33 ㏈i의 만족할만한 이득을 얻었으며 방사패턴은 전 방향성에 가까움을 확인하였다.

• 전력전자학회논문지
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• 제25권3호
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• pp.195-203
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• 2020

This paper presents a parasitic inductance reduction design method for the stable driving of GaN HEMT. To reduce the parasitic inductance, we propose a vertical lattice loop structure with multiple loops that is not affected by the GaN HEMT package. The proposed vertical lattice loop structure selects the reference loop and designs the same loop as the reference loop by layering. The design reverses the current direction of adjacent current paths, increasing magnetic flux cancellation to reduce parasitic inductance. In this study, we validate the effectiveness of the parasitic inductance reduction method of the proposed vertical lattice loop structure.

• 한국전자파학회논문지
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• 제28권1호
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• pp.80-83
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• 2017

본 논문에서는 휘어짐이 가능한 유연한 기판 위에 X-대역에서 동작하는 PIN 다이오드 기반 재구성 주파수 선택 표면구조 (RFSS)를 설계하였다. 제안된 구조는 윗면에 십자형 루프 패턴과 인덕턴스 성분의 스터브 사이에 위치한 PIN 다이오드의 전기적 제어를 통해 C-대역(OFF)과 X-대역(ON)에 대한 주파수 재구성이 가능하며, 그리드 형태의 전원 바이어스 회로와 비아홀구성을 통해 기생 결합을 최소화함으로써 단위구조와의 격리도를 확보하였다. 설계한 결과를 바탕으로 유연한 필름기판위에 제안한 RFSS 를 제작하고, 측정 실험을 통해 입사파의 편파와 입사각 그리고 단일 곡률을 갖는 곡면에 대한 안정적인 투과 특성을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.13-21
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• 2011

본 논문에서는 MEMS 용량형 각속도 센서용 프로그래머블 CMOS 인터페이스 회로를 제작하고, 이를 MEMS 센싱 엘리먼트와 결합하여 평가하였다. 본 회로는 10 bit 프로그래머블 캐패시터 어레이 를 이용한 전하 증폭기, 오프셋 미세 조정을 위한 9 비트 DAC, 출력 민감도의 미세 조정을 위한 10 비트 PGA를 내장하여, 오프셋 및 민감도 오차를 정밀 조정할 수 있다. 제작 결과 자동 이득 제어 회로를 포함한 자가 발진 루프의 정상 동작을 확인하였다. 오프셋 오차와 민감도 오차는 각각 0.36%FSO 와 0.19%FSO 로 측정되었으며, 잡음 등가 해상도와 바이어스 불안정도는 각각 0.016 deg/sec 와 0.012 deg/sec 으로 평가되었다. 본 회로의 조정 기능을 이용하여 MEMS 용량형 각속도 센서의 기생 용량으로 인하여 발생되는 출력 오프셋 및 출력 민감도의 산포를 감소시킬 수 있으며, 이는 센서의 양산성 및 수율 향상에 크게 기여할 수 있을 것으로 기대된다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.439-446
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• 2004

본 논문에서는 통신 시스템의 저전력, 고속 동작에 적합한 2단 8비트 500Msamples/s ADC 설계 기법을 제안하였다. 이를 위하여 기존의 2단 변환기에서 사용하는 폐쇄형 구조 대신 개방형 구조를 사용하였고 리셋 스위치를 사용하여 mux-array를 이용한 개방형 구조에서 문제가 되는 기생 캐패시턴스에 의한 정착 시간 지연 문제를 해결하여 고속 동작에 적합하도록 하였다. 또한 아날로그 래치를 제안하여 기존의 정적 동작 대신 동적 동작을 통하여 전력 소모를 줄였다. 위에서 제안한 설계 기법을 이용하여 설계된 ADC는 모의실험 결과 103MHz 입력 신호를 500MHz로 샘플링 할 때 7.6비트의 ENOB을 가지며 1.8V 단일 전원에서 203㎽의 전력을 소모한다. 레이아웃은 1-poly 6-metal 0.18$\mu\textrm{m}$ CMOS 공정을 이용하였으며 면적은 760$\mu\textrm{m}$*800$\mu\textrm{m}$이다.

• 한국전자파학회논문지
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• 제20권5호
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• pp.435-443
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• 2009

본 논문은 Bluetooth, Zigbee, WiMAX, WLAN 대역($2.4{\sim}5.825\;GHz$)에서 동작하는 새로운 구조의 마이크로스트립 슬롯 안테나를 설계하였다. 제안된 안테나는 광대역 특성을 갖기 위해 FR-4 기판(${\varepsilon}_r=4.8$) 위에 급전 선로를 따라 한 쌍리 기생 스트립을 삽입하였다. 또한, 중심축에서 $45^{\circ}$ 회전시킨 기하학적 구조를 가진 사각 슬롯을 접지면에 설계참으로 기존 사각 슬롯 안테나보다 광대역 특성을 가지게 되었다. 그리고 Cactus-shaped 패치에 Loop type을 추가하여 2.4 GHz ISM 대역 공진을 발생시켜 $2.4{\sim}5.82\;GHz$ 주파수 대역을 가지게 되었다. 측정결과, 대역폭은 $2.4{\sim}6\;GHz$이며, 최대 이득은 2.4 GHz, 3.5 GHB, 5.25 GHz, 5.77 GHz에서 각각 3.82 dBi, 4.48 dBi, 6.41 dBi, 6.65 dBi이다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.