• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.165-168
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• 2003

네트워크 시스템이 발달하면서 다양한 컴퓨터들을 연결하는 클러스터링 시스템 구축이 용이해졌다. 이러한 이기종 클러스터 환경을 구축함에 있어서 노드들간의 성능 분균형으로 인한 문제가 야기되는데 본 논문에서는 Message Passing 방식을 이용한 클러스터링을 구축함에 있어서 노드들의 자원의 정보를 이용하여 메모리의 과부하를 최대한 예방하여 작업을 메모리 여유가 있는 노드로 이주시킴으로써 시스템 안정성과 자원을 균등하게 사용할 수 있도록 제안하였다. 제안한 알고리즘을 구현하기 위해서 이기종 클러스터 환경에서 MPI를 이용하여 2차원 열에너지 전도 계산과 Matrix 곱셈 프로그램을 이용하여 제안한 알고리즘과 GSS, Send 알고리즘, Weighted Factoring알고리즘들과 상대 비교를 하였다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1995.11a
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• pp.151-162
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• 1995

보다 짧은 길이의 덧셈/뺄셈 사슬($addition_{traction-chain}$)을 찾는 문제는 정수론을 기반으로 하는 많은 암호시스템들에 있어서 중요한 문제이다. 특히, RSA에서의 모듈라멱승(modular exponentiation)이나 타원 곡선(elliptic curve)에서의 곱셈 연산시간은 덧셈사슬(addition-chain) 또는 덧셈/뺄셈 사슬의 길이와 정비례한다 본 논문에서는 덧셈/뻘셈 사슬을 구하는 새로운 알고리즘을 제안하고, 그 성능을 분석하여 기존의 방법들과 비교한다. 본 논문에서 제안하는 알고리즘은 작은윈도우(small-window) 기법을 기반으로 하고, 뺄셈을사용해서 윈도우의 개수를 최적화함으로써 덧셈/뺄셈 사슬의 길이를 짧게 한다. 본 논문에서 제안하는 알고리즘은 512비트의 정수에 대해 평균길이 595.6의 덧셈/뺄셈 사슬을 찾는다.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.731-734
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• 2004

본 논문은 입력영상의 화질 향상을 위하여 기존의 스트레칭 알고리즘을 이용하여 개선된 콘트라스트 알고리즘을 제안하였다. 입력영상의 픽셀(pixel)을 DR(Difference Range)의 범위에 따라 정해진 가중치를 적용하여 새로운 픽셀을 출력한다. 특별한 사용자 정의(User Define)없이 실시간적으로 화질을 개선할 수 있는 장점이 있다. 또한, 하드웨어 적인 측면에서 곱셈 과 나눗셈 연산을 배럴쉬프트(Barrel Shift)를 이용하여 하드웨어 복잡도를 감소 시켰다. 제안한 방식의 알고리즘의 검증을 위하여 C를 이용한 시각적 검증과 하드웨어 측면에서의 검증을 VHDL을 이용한 컴퓨터 시뮬레이션을 통해 확인하였다.

• Journal of Elementary Mathematics Education in Korea
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• v.22 no.4
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• pp.385-403
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• 2018

Fraction division can be categorized as partitive division, measurement division, and the inverse of a Cartesian product. In the contexts of quotitive division and the inverse of a Cartesian product, the multiply-by-the-reciprocal algorithm is drawn well out. In this study, I analyze the potential and significance of the method of using $1{\div}$(divisor) as an alternative way of developing the multiply-by-the-reciprocal algorithm in the context of quotitive division. The method of using $1{\div}$(divisor) in quotitive division has the following advantages. First, by this method we can draw the multiply-by-the-reciprocal algorithm keeping connection with the context of quotitive division. Second, as in other contexts, this method focuses on the multiplicative relationship between the divisor and 1. Third, as in other contexts, this method investigates the multiplicative relationship between the divisor and 1 by two kinds of reasoning that use either ${\frac{1}{the\;denominator\;of\;the\;divisor}}$ or the numerator of the divisor as a stepping stone. These advantages indicates the potential of this method in understanding the multiply-by-the-reciprocal algorithm as the common structure of fraction division. This method is based on the dual meaning of a fraction as a quantity and the composition of times which the current elementary mathematics textbook does not focus on. It is necessary to pay attention to how to form this basis when developing teaching materials for fraction division.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.10 no.4
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• pp.81-93
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• 2000

In a methodological approach to improve the processing performance of modulo exponentiation which is the primary arithmetic in RSA crypto algorithm, we present a new RSA hardware architecture based on high-radix modulo multiplication and CRT(Chinese Remainder Theorem). By implementing the modulo multiplier using radix-16 arithmetic, we reduced the number of PE(Processing Element)s by quarter comparing to the binary arithmetic scheme. This leads to having the number of clock cycles and the delay of pipelining flip-flops be reduced by quarter respectively. Because the receiver knows p and q, factors of N, it is possible to apply the CRT to the decryption process. To use CRT, we made two s/2-bit multipliers operating in parallel at decryption, which accomplished 4 times faster performance than when not using the CRT. In encryption phase, the two s/2-bit multipliers can be connected to make a s-bit linear multiplier for the s-bit arithmetic operation. We limited the encryption exponent size up to 17-bit to maintain high speed, We implemented a linear array modulo multiplier by projecting horizontally the DG of Montgomery algorithm. The H/W proposed here performs encryption with 15Mbps bit-rate and decryption with 1.22Mbps, when estimated with reference to Samsung 0.5um CMOS Standard Cell Library, which is the fastest among the publications at present.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.12
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• pp.56-65
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• 2001

This paper proposes an algorithm for the capacitance extraction of general 3-dimensional conductors in an ideal uniform dielectric that uses a high-order quadrature approximation method combined with the typical first-order collocation method to enhance the accuracy and adopts an efficient matrix-vector product algorithm for the model-order reduction to achieve efficiency. The proposed method enhances the accuracy using the quadrature method for interconnects containing corners and vias that concentrate the charge density. It also achieves the efficiency by reducing the model order using the fact that large parts of system matrices are of numerically low rank. This technique combines an SVD-based algorithm for the compression of rank-deficient matrices and Gram-Schmidt algorithm of a Krylov-subspace iterative technique for the rapid multiplication of matrices. It is shown through the performance evaluation procedure that the combination of these two techniques leads to a more efficient algorithm than Gaussian elimination or other standard iterative schemes within a given error tolerance.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.23 no.6
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• pp.1017-1023
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• 2013

With the growing use of smartphones, many secure applications are performed on smartphones such as banking, payment, authentication. To provide security services, cryptographic algorithms are performed on smartphones' CPU. However, smartphone's CPU has no considerations against side-channel attacks including Electromagnetic Analysis (EMA). In DesignCon 2012, G. Kenworthy introduced the risk of cryptographic algorithms operated on smartphone against EMA. In this paper, using improved experimental setups, we performed EMA experiments on androin smartphones' commercial secure applications. As a result, we show that the weakness of real application. According to the experimental setups, we picked up the operation of w-NAF scalar multiplication from the operation of Google's Play Store application using radiated EM signal. Also, we distinguished scalar values (0 or not) of w-NAF scalar multiplication.

• Proceedings of the Acoustical Society of Korea Conference
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• spring
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• pp.101-104
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• 2004

음성속도변환(TSM : Time Scaling Modification) 알고리즘은 시간축에서 음성 신호의 속도를 변환할 수 있는 방식이다. 이러한, 방법으로는 OLA(Overlap Add), SOLA (Synchronized Overlap Add) 알고리즘 등이 연구 되어 왔다. 2 가지 방식 중에도 동기화를 시켜 overlap 을 시키는 SOLA 알고리즘이 OLA 방법에 비해 음질이 우수하다. 본 논문에서는 TMS320C5416 DSP 에 계산량이 감소된 SOLA 알고리즘을 실시간 구현하였다. 기존의 SOLA 알고리즘에서 동기화를 위해 사용하고 있는 cross-correlation 함수는 곱셈연산에서 발생하는 bit 의 dynamic range 가 커서 나눗셈 연산에서도 과도한 연산량을 필요로 한다. 따라서 이러한 계산량의 감소를 위해 기존의 cross-correlation 함수가 대신 더하기와 빼기의 연산으로 수행되는 NAMDF 함수를 사용하여 계산량을 줄였다. 제안한 방법을 SOLA 알고리즘에 적용하여 성능 평가를 실시하였다. TMS320C5416 DSP 에 실시간으로 실험한 결과 NAMDF 함수를 사용하였을 경우 음질의 저하가 거의 없었으며, 계산량을 기존의 cross-correlation 방식에 비해 6.22MIPS 가까이 감소시킬 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.9C
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• pp.861-870
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• 2002

In this paper, with targeting on the drawback of RSA of operation speed, a new 1024-bit RSA cryptosystem has been proposed and implemented in hardware to increase the operational speed and perform the variable-length encryption. The proposed cryptosystem mainly consists of the modular exponentiation part and the modular multiplication part. For the modular exponentiation, the RL-binary method, which performs squaring and modular multiplying in parallel, was improved, and then applied. And 4-stage CSA structure and radix-4 booth algorithm were applied to enhance the variable-length operation and reduce the number of partial product in modular multiplication arithmetic. The proposed RSA cryptosystem which can calculate at most 1024 bits at a tittle was mapped into the integrated circuit using the Hynix Phantom Cell Library for Hynix 0.35㎛ 2-Poly 4-Metal CMOS process. Also, the result of software implementation, which had been programmed prior to the hardware research, has been used to verify the operation of the hardware system. The size of the result from the hardware implementation was about 190k gate count and the operational clock frequency was 150㎒. By considering a variable-length of modulus number, the baud rate of the proposed scheme is one and half times faster than the previous works. Therefore, the proposed high speed variable-length RSA cryptosystem should be able to be used in various information security system which requires high speed operation.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 1997.10a
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• pp.402-408
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• 1997

일정 학습계수와 이진 강화함수를 지닌 자기조직화 형상지도(Self-Organizing Feature Map)신경회로망을 FPGA위에 하드웨어로 구현하였다. 원래의 SOFM 알고리즘에서 학습계수가 시간 종속형인데 반하여, 본 논문에서 하드웨어로 구현한 알고리즘에서는 학습계수가 일정인 값으로 고정되며 이로 인한 성능저하를 보상하기 위하여 이진 강화함수를 부가하였다. 제안한 알고리즘은 복잡한 곱셈 연산을 필요로 하지 않으므로 하드웨어 구현시 보다 쉽게 구현 가능한 특징이 있다. 1개의 덧셈/뺄셈기와 2개의 덧셈기로 구성된 단위 뉴런은 형대가 단순하면서 반복적이므로 하나의 FPGA위에서도 다수의 뉴런을 구현 할 수 있으며 비교적 소수의 제어 신호로서 이들을 모두 제어 가능할 수 있도록 설계하였다. 실험결과 각 구성부분은 모두 이상 없이 올바로 동작하였으며 각 부분이 모두 종합된 전체 시스템도 이상 없이 동작함을 알 수 있었다.