• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 춘계종합학술대회
• /
• pp.778-781
• /
• 2007

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA 프로세서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트 * 32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128 비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적곱셈 연산기를 구현하였다. 구현된 누적곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA 프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다.

• 한국콘텐츠학회논문지
• /
• 제6권2호
• /
• pp.27-33
• /
• 2006

불리언 행렬은 다양한 분야에 응용되어 유용하게 사용되고 있으며 불리언 행렬에 대한 많은 연구가 수행되었다 대부분의 연구에서는 불리언 행렬의 곱셈을 다루고 있으나 모두 두 불리언 행렬 사이의 곱셈에 관심을 두고 있으며 다수의 n$\times$m 불리언 행렬과 모든 m$\times$k불리언 행렬 사이의 곱셈은 극히 소수의 연구에서 보이고 있다. 본 논문은 기존에 제시된 두 불리언 행렬의 최적 곱셈 알고리즘이 모든 불리언행렬에 대한 곱셈을 해야 하는 경우 부적합함을 보이고 n$\times$m 불리언 행렬과 모든 m$\times$k 불리언 행렬의 곱셈을 효율적으로 계산할 수 있는 이론을 정립한 후 이를 적용한 불리언 행렬 곱셈의 실행결과에 대하여 논한다.

• 한국초등수학교육학회지
• /
• 제11권1호
• /
• pp.1-21
• /
• 2007

본 연구는 초등학교 5학년 학생들에게 십진블록을 활용하여 소수의 곱셈을 지도하는 과정에서 학생들의 개념적 이해 과정을 면밀히 분석함으로써 십진블록을 활용한 소수의 곱셈 지도 과정에 대한 시사점을 제공하는데 그 목적이 있다. 십진블록을 활용한 소수의 곱셈 지도에서 초등학교 5학년 학생들은 주어진 문제에서 각 연산의 의미를 개념적으로 이해하고 해석하였으며 그 의미에 따라 십진블록으로 모델링하여 계산하였다. 학생들은 십진블록을 이용한 계산 과정을 통해 알고리즘을 발견하고 알고리즘의 각 단계를 십진블록과 연결하여 설명함으로써 계산 원리를 개념적으로 이해하였다 또한 소수의 곱셈 계산 결과가 올바른지 판단하고 그 이유를 십진블록으로 설명함으로써 소수의 곱셈 계산 결과를 각 연산의 의미와 연결하여 개념적으로 이해하였다. 이런 측면에서 본 연구는 십진블록을 활용한 소수의 곱셈 지도가 초등학교 5학년 학생들의 소수의 곱셈에 대한 개념적 이해를 도울 수 있는 한 방안이 됨을 시사한다.

• 한국정보통신학회논문지
• /
• 제12권1호
• /
• pp.65-70
• /
• 2008

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 기본으로 하는 RSA프로세서는 기본 워드를 128비트로 하고 곱셈 곁과의 누적기로는 256비트의 레지스터를 사용한다. 128 비트 곱셈을 효율적으로 수행하기 위하여 32비트${\times}$32비트 곱셈기를 사용하며 각 연산 결과는 128비트 크기의 8개 레지스터에 필요에 따라 저장되어 몽고메리 알고리즘을 수행하는데 사용된다. 본 논문에서는 128비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 계산하기 위하여 모든 연산 단계를 미리 분석하여 불필요한 연산단계를 수행하지 않고 곱셈 횟수를 줄여 효율적인 누적 곱셈 연산기를 구현하였다. 구현된 누적 곱셈 연산기는 자동으로 합성하였고, 본 논문 작성에서 기준이 되는 RSA프로세서의 동작 주파수인 20MHz에서 정상적으로 동작하였다

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (1)
• /
• pp.539-541
• /
• 2000

윈도우 방법과 인수분해 방법을 혼합 적용하면 멱승 연산에 사용되는 곱셈 연산의 횟수를 줄임으로써 멱승 연산을 빠르게 수행할 수 있다. 지수가 512비트일 때 윈도우의 크가 5인 윈도우 방법은 607번 정도의 곱셈 연산을 필요로 하는데 반해 윈도우와 인수분해 방법을 혼합한 방법은 599번 정도의 곱셈 연산을 필요로 한다. 이는 현실적으로 가능한 멱승 연산 중에서 가장 적은 수의 곱셈 연산을 요구하는 방법이다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2016년도 춘계학술대회
• /
• pp.762-763
• /
• 2016

동형 암호화 시스템을 구현하는 데 있어, encrypt, decrypt, recrypt 연산은 큰 골격을 이루는 연산이다. 각각에 있어 공통된 가장 중요한 연산은 백만 비트가 넘는 큰 정수에 대한 법 곱셈이며, 이것은 푸리에 변환을 반복적으로 수행하여 얻을 수 있는 매우 큰 정수에 대한 곱셈 연산과 곱셈 결과에 대한 법 간소화를 요구한다. 본 논문에서는 Schonhage-Strassen이 제안한 큰 정수에 대한 법 곱셈을 수행하는 알고리즘을 응용하여, 이를 다시 메모리를 절약할 수 있는 효율적인 알고리즘을 제안하고 구현한다. 제안한 정수 푸리에 변환 구조는 FPGA에 구현하여 성능을 비교하였다.

• 한국정보전자통신기술학회논문지
• /
• 제13권1호
• /
• pp.35-41
• /
• 2020

FFT(fast Fourier transform) 프로세서는 통신, 영상, 생체 신호처리와 같은 다양한 응용에 폭 넓게 사용된다. 특히, 고성능 저전력 FFT 연산은 OFDM 전송방식을 사용하는 통신시스템에서는 필수적이다. 본 논문에서는 연산복잡도가 적고 하드웨어 효율이 우수한 새로운 radix-26 FFT 알고리즘을 제안한다. 7차원 인덱스 매핑을 사용하여 회전인자를 분해하고 radix-26 FFT 알고리즘을 유도한다. 제안한 알고리즘은 기존 알고리즘과 비교하여 회전인자가 간단하고 복소 곱셈 수가 적어 회전인자를 저장하는 메모리 크기를 줄일 수 있다. 한 스테이지에서 회전인자의 계수가 적을 때 복소 곱셈기 대신 복소 상수곱셈기를 사용하면 복소곱셈을 효율적으로 처리할 수 있다. 복소 상수곱셈기는 CSD(canonic signed digit)과 CSE(common subexpression elimination) 알고리즘을 사용하여 보다 효율적으로 설계할 수 있다. 제안한 radix-26 알고리즘에서 필요한 복소 상수곱셈기를 CSD와 CSE를 이용하여 효율적으로 설계하는 방법을 제안한다. 제안한 방법의 성능을 평가하기 위해 SDF(single-path delay feedback) 구조를 사용하여 256 포인트 FFT를 설계하고 FPGA로 합성한 결과, 제안한 알고리즘은 기존 알고리즘 보다 약 10% 정도 하드웨어를 적게 사용하였다.

• 한국통신학회논문지
• /
• 제30권11A호
• /
• pp.1092-1097
• /
• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 을을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 개의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2008년도 추계종합학술대회 B
• /
• pp.732-735
• /
• 2008

RSA 암호 알고리즘의 고속 연산에 핵심이 되는 법 곱셈 (modular multiplication)을 고속으로 처리하기 위해서 몽고메리 알고리즘이 연구되고 발전되어 왔다. 이 몽고메리 알고리즘에서는 법 곱셈에 나눗셈이 들어가지 않기 때문에 빠른 법 곱셈 연산을 수행할 수 있다. 하지만, 일반 잉여 형태의 숫자를 몽고메리 표현 형태로 변환하고 이후에 결과를 다시 일반 잉여 형태로 변환하는 과정에서 별도로 연산이 필요하게 된다. 1024 비트 이상의 고비도의 RSA 연산을 수행하기 위해서는 키 비트를 워드 단위로 쪼개어 다진법 개념을 도입하여 연산할 수가 있다. 본 논문에서는 몽고메리 알고리즘을 개선시키기 위하여 오퍼랜드 스캐닝 개념을 도입한 방법을 연구하여 비교하였다. 각각의 방법은 최적화에 대한 이슈, 메모리 공간에 대한 이슈, 연산 시간에 대한 이슈를 고려 대상으로 한다.

• 한국통신학회논문지
• /
• 제16권7호
• /
• pp.651-662
• /
• 1991

공개키 암호화에 대한 지수계산 방법의 개선과 serial 통신선에 실용적으로 적용하는 방법을 제시한다. RSA 형의 암호화 및 복호화 회로에 사용하기 위한 고속 modular 곱셈 알고리즘을 개선하였다. 기존의 고석 modular 곱셈 알고리즘에서 비교 과정에 사용되는 control bit 값 선정을 개선하여 부분곱과 modular 값의 비교과정에서 오류가 발생되지 않도록 하였다. 이 개선된 알고리즘은 C언어를 사용하여 작성한 simulation program에 의한 simulation을 통하여 그 정상 동작을 확인하였다. 또한 computer간의 serial 통신선에서 입력되는 serial 통신선에서 입력되는 serial data를 sampling하여 이것을 RSA방식으로 암호화하여 송신하게 되고 수신측에서는 이의 역순으로 처리하며, 이 sampling 및 암호화에 Z80 miroprocessor를 중심으로 암호회로를 설계, 제작하였다.