• 대한전자공학회논문지SD
• /
• 제40권12호
• /
• pp.31-38
• /
• 2003

본 논문에서는 클리퍼(clipper)의 고속 동작 특성을 활용하여 자동 이득제어 회로의 정착시간(settling time)을 극히 짧게 구현할 수 있는 새로운 구조의 자동 이득제어 회로를 제안하였다. 제안한 자동 이득제어 회로에 대해서 해석적으로. 동작특성을 분석했다. 아울러 상용 파운드리(foundry)를 이용하여 1.2Gbps EPON 시스템용 버스트 모드 전치증폭회로를 설계하여 그 특성을 해석 결과와 비교 검증했다. 설계된 회로의 특성은 해석 결과와 잘 일치했으며 1㎱ 이하의 극히 짧은 정착시간(settling time)이 구현되고 있음을 확인 할 수 있었다

• 한국정보통신학회논문지
• /
• 제25권4호
• /
• pp.588-594
• /
• 2021

미국 국가안보국에서 개발된 경량 블록암호 SIMON은 하드웨어 구현에 최적화 된 블록암호 군으로서, 여러 환경에서 효율적으로 동작할 수 있도록 많은 입·출력 규격을 제공한다. 블록암호 카운터 운용모드는 블록암호의 입력 규격보다 더 큰 평문을 암호화할 수 있도록 제공되는 운용모드 중 하나이다. 카운터 운용모드는 입력 값으로 상수 값인 논스와 블록의 번호인 카운터를 사용한다. 이때 논스 부분은 모든 블록이 동일하기 때문에, 다른 상수 값과 연산한다면 항상 동일한 연산 결과를 가진다. 이 특징을 활용한다면 일부 값을 사전 연산하여 라운드 함수의 일부분을 생략하는 것이 가능하다. 일반적인 상황에서 SIMON의 입력 값은 카운터에 영향을 받으나, 8-bit 환경에서는 8-bit 단위로 연산이 되기에 고속 구현이 가능한 부분이 존재한다. 따라서 본 논문에서는 연산 생략이 가능한 지점을 중점적으로 확인하고 기존 SIMON 구현물과 성능 비교를 통해 제안하는 기법의 우수성을 확인한다.

• 대한전자공학회논문지SD
• /
• 제42권12호
• /
• pp.19-26
• /
• 2005

모드별 광출력-전류-전압 특성, RIN (relative intensity noise) 스펙트럼, 계단 전류입력에 대한 과도응답의 측정을 통하여 다중 횡모드 VCSEL의 모드 거동과 동특성 사이의 관계에 대하여 살펴보았다. RIN 스펙트럼의 공진 주파수는 모드별 광출력 특성 곡선으로 잘 설명할 수 있었다. 그리고, 활성영역이 넓은 VCSEL은 각각의 횡모드가 문턱전류가 서로 다른 독립적인 레이저로 동작하여 turn-on 지연시간이 달라 다단계 turn-on 특성을 보인다. 고차 모드가 발진하면서 이렇게 펄스의 파형이 찌그러지고 상승시간이 급격히 증가하기 때문에 단일 모드로 동작하도록 전류입력을 조절하지 않으면 고속 광통신용 광원으로서는 적합하지 않게 된다.

• 전력전자학회논문지
• /
• 제3권3호
• /
• pp.240-245
• /
• 1998

본 논문에서는 전동기의 슬라이딩 모드 제어기가 설계되었다. 슬라이딩 모드 제어기의 단점인 채터링 현상을 제거하기 위해 연속치 제어입력이 제안되었으며 제안된 기법으로 고속 마이크로 프로세서인 DSP를 이용한 유도전동기의 속도제어를 보였다. 슬라이딩 모드하에서의 유도 전동기의 각속도가 지정된 궤적을 추종하도록 동작한다. 실험 결과를 통해 제안된 방법의 유용성을 보였다.

• 대한전자공학회논문지SD
• /
• 제38권3호
• /
• pp.51-51
• /
• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 융합신호처리학회논문지
• /
• 제2권2호
• /
• pp.89-94
• /
• 2001

본 논문에서는 로봇 매니플레이터의 고속 동작시 위치 제어의 정확성을 감소시키는 다중 모드 오차 진동을 제거 할 수 있는 단순한 슬라이딩 모드 제어를 소개한다. 또한 시스템의 파라메터 변화와 외란으로 인해 슬라이딩 평면 조건의 깨짐을 방지하기 위해 신경망 학습 기능이 사용되어 진다. 그러므로 본 논문에서는 신경망을 이용한 슬라이딩 모드 제어시스템이 설계되고, 제안된 제어 시스템의 성능은 시뮬레이션 을 통해 증명된다.

• 전력전자학회논문지
• /
• 제12권3호
• /
• pp.234-240
• /
• 2007

본 논문에서는 비대칭 컨버터에 비하여 전력소자의 수를 감소하면서도, 고속 운전에 적합한 새로운 멀티레벨 인버터를 제안한다. 제안된 인버터는 기존의 비대칭 컨버터에 비하여 전력소자의 수를 감소시킬 수 있는 특징이 있으며, SRM의 감자구간에서 휠링되는 에너지와 전원에서 공급되는 에너지를 교차적으로 활용하는 방식을 적용함으로써, C-dump 인버터에 비해 커패시터의 정격전압을 낮출 수 있는 장점이 있다. 또한, 제안된 멀티레벨 인버터의 동작 모드는 비대칭 컨버터에 비하여, 충전 레벨의 전원을 정역으로 활용하여 빠른 여자(Excitation)와 감자(Demagnetization) 모드를 가지게 되므로, 제어의 활용성이 매우 높다. 따라서, SRM의 고속 운전에 필요한 여자전류의 빠른 확립을 통하여 응답시간을 개선시키며, 토크 발생구간을 확장시킬 수 있다. 제안된 멀티레벨 인버터 구동형 SRM의 운전특성은 시뮬레이션과 실험을 통해 검증하였다.

• 한국산업정보학회논문지
• /
• 제18권5호
• /
• pp.51-58
• /
• 2013

본 논문에서는 고속 SoC 설계시 필요한 클록킹 회로의 핵심 소자인 클록 듀티 보정회로 (Duty-Cycle Corrector: DCC)를 소개한다. 종래의 아날로그 피드백 DCC와 디지털 피드백 DCC의 구조와 동작에 대해 비교 분석한다. 듀티-보정 레인지의 확장과 동작 주파수 및 듀티-보정 정확도의 향상을 위해 아날로그와 디지털 DCC의 장점을 결합한 새로운 혼성-모드 피드백 DCC를 소개한다. 특히, 혼성-모드 DCC의 핵심 구성 회로인 듀티-앰프 (Duty-Cycle Amplifier: DCA)의 구조와 설계에 대해 자세히 소개한다. 싱글-스테이지 DCA와 투-스테이지 DCA 기반의 두 개의 혼성-모드 DCC가 각각 0.18-${\mu}m$ CMOS 공정으로 설계되었고, 투-스테이지 DCA기반 DCC가 더 넓은 듀티-보정 레인지와 더 적은 듀티-보정 에러를 갖고 있음을 증명하였다.

• 전자공학회논문지
• /
• 제50권11호
• /
• pp.78-89
• /
• 2013

본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

• 정보보호학회논문지
• /
• 제11권1호
• /
• pp.64-72
• /
• 2001

본 논문은 IDEA 알고리즘을 사용한 고속 암호 IC의 설계에 관한 것이다. IDEA 알고리즘을 회로로 구현하기 위하여 전체 회로를 6개의 주요 기능블럭으로 분할하여 설계하였다. 주요 블록으로 암호키 및 복호키 생성부, 입력 데이터 처리부, 암호화 처리부, 출력 데이터 처리부, 그리고 동작모드 제어부 등이 있나. 서브키 생성회로는 연간속도보다 회로면적을 축소시키는 방향으로 설계한 반면, 암호화 처리부는 회로면적보다 연산속도를 증가시키는 방향으로 설계목표를 정했다. 따라서 반복연산에 적합한 파이프라인 구조와 연간속도를 향상시키는 모듈라 승산기를 채택하였다. 특히, 많은 연산시간이 소요되는 모듈라 승산기는 연산속도를 증가시키기 위하여 캐리선택 가산기 및 modified Booth 승 산 알고리즘을 사용하여 한 클럭에 동작하도록 설계하였다. 또한, 입력 데이터 처리부는 데이터를 동작모드에 따라 8-bit, 167-bit 32-bit 단위로 받아들이기 위하여 데이터 버퍼가 8-bit, 16-bit, 32-bit 씩 이동할 수 있도록 하였다. 0.25$\mu\textrm{m}$ 공장기술을 사용하여 시뮬레이션한 결과, 이 IC는 큰 면적을 요구하지 않으면서도 1Gbps 이상의 throughput을 달성하였으며, 회로구현에 약 12,000gates가 소요되었다.