• 한국신재생에너지학회:학술대회논문집
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• 2011.05a
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• pp.103.1-103.1
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• 2011

실리콘 이종접합 태양전지에서 계면 결함 밀도는 효율을 결정하는데 가장 중요한 요인으로 작용한다. 계면 결함은 캐리어의 재결합 위치로 작용하여, 계면 결함 밀도가 증가하면 재결합 속도가 증가하게 된다. 흡수층으로 사용되는 실리콘 웨이퍼 (결정질 실리콘)를 가능한 깨끗하게 세정함으로써, 또한 emitter로 쓰이는 비정질 실리콘을 낮은 데미지로 증착하여 계면 결함 밀도를 감소 시킬 수 있다. 이러한 계면 결함 밀도의 감소가 어떠한 변화로 인해 태양전지 특성에 영향을 주는지 시물레이션을 통해 알아보았다. n-type 웨이퍼에 p-type 비정질 실리콘을 emitter로 하여 TCO/p/i/n-type wafer/i/n/TCO/metal의 구조를 적용했고, wafer 전면과 i로 쓰인 무첨가된 비정질 실리콘 간의 계면 결함 밀도를 변수로 적용했다. 그 결과, 계면 결함 밀도가 감소함에 따라 재결합이 감소하여 태양전지 특성이 증가하는 측면도 있지만, 흡수층의 장벽 (barrier height)이 높아져 재결합을 더욱 감소시킴으로 인해 태양전지 특성이 증가함을 알 수 있었다.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.4
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• pp.56-61
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• 2015

Ideal and stretch-out C-V curve were shown at high frequency using SiGe p-FinFET simulation. Average interface trap density can be extracted by the difference of voltage axis on ideal and stretch-out C-V curve. Also, interface trap density(Dit) was extracted by Terman's method that uses the same stretch-out of C-V curve with interface trap characteristic, and average interface trap density was calculated at same energy level. Comparing the average interface trap density, which was found by method using difference of voltage, with Terman's method, it was verified that the two methods almost had the same average interface trap density.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.163-163
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• 2010

중적외선 영역 ($3{\sim}5\;{\mu}m$)은 공기 중에 존재하는 이산화탄소나 수증기에 의해 흡수가 일어나지 않기 때문에 군사적으로 중요한 파장 영역이며, 야간에 적을 탐지하는데 응용되고 있다. InSb는 77 K에서 중적외선 파장 흡수에 적합한 밴드갭 에너지 (0.228 eV)를 갖고 있으며, 다른 화합물 반도체와 달리 전하 수송자 이동도 (전자: $10^6\;cm^2/Vs$, 정공: $10^4\;cm^2/Vs$)가 매우 빠르기 때문에 적외선 화상 감지기 재료로 매우 적합하다. 또한 현재 중적외선 영역대에서 널리 사용되는 HgCdTe (MCT)와 대등한 소자 성능을 나타냄과 동시에 낮은 기판 가격, 소자의 제작 용이성 때문에 MCT를 대체할 물질로 주목 받고 있다. 하지만, 기판과 절연막의 계면에 존재하는 결함 때문에 에너지 밴드갭 내에 에너지 준위를 형성하여 높은 누설 전류 특성을 보인다. 따라서 InSb 적외선 소자의 구현을 위하여 고품질의 절연막의 연구가 필수적이라고 할 수 있겠다. 절연막의 특성을 알아보기 위해, n형 InSb 기판에 플라즈마 화학 기상 증착법 (PECVD)을 이용하여 $SiO_2$, $Si_3N_4$를 증착하였으며, 증착 온도를 $120^{\circ}C$에서 $240^{\circ}C$까지 $40^{\circ}C$ 간격으로 변화하여 증착온도가 미치는 영향에 대하여 알아보았다. 절연막과 기판의 계면 특성을 분석하기 위하여 77 K에서 커패시턴스-전압 (C-V) 분석을 하였으며, 계면 트랩 밀도는 Terman method를 이용하여 계산하였다 [1]. $Si_3N_4$를 증착하였을 경우, $120{\sim}240^{\circ}C$의 증착 온도에서 $2.4{\sim}4.9{\times}10^{12}\;cm^{-2}eV^{-1}$의 계면 트랩 밀도를 가졌으며, 증착 온도가 증가할수록 계면 트랩 밀도가 증가하는 경향을 보였다. 또한 모든 증착 온도에서 flat band voltage가 음의 전압으로 이동하였다. $SiO_2$의 경우 $120{\sim}200^{\circ}C$의 증착온도에서 $7.1{\sim}7.3{\times}10^{11}\;cm^{-2}eV^{-1}$의 계면 트랩 밀도 값을 보였으나, $240^{\circ}C$ 이상에서 계면 트랩밀도가 $12{\times}10^{11}\;cm^{-2}eV^{-1}$로 크게 증가하였다. $SiO_2$ 절연막을 사용함으로써, $Si_3N_4$ 대비 약 25% 정도 낮은 계면 트랩 밀도를 얻을 수 있었으며, 모든 증착 온도에서 양의 전압으로 flat band voltage가 이동하였다. 두 절연막에 대한 계면 트랩의 원인을 분석하기 위하여 XPS 측정을 진행하였으며, 깊이에 따른 조성 분석을 하였다. 본 실험에서 최적화된 $SiO_2$ 절연막을 이용하여 InSb 소자의 pn 접합 연구를 진행하였다. Be+ 이온 주입을 진행하고, 급속열처리(RTA) 공정을 통하여 p층을 형성하였다. -0.1 V에서 16 nA의 누설 전류 값을 보였으며, $2.6{\times}10^3\;{\Omega}\;cm^2$의 RoA (zero bias resistance area)를 얻을 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.57-58
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• 2011

III-V족 화합물 반도체의 일종인 InSb는 77 K에서 0.23 eV의 작은 밴드 갭을 가지며 높은 전하 이동도를 가지고 있기 때문에 대기권에서 전자파 흡수가 일어나지 않는 3~5 ${\mu}m$범위의 장파장 적외선 감지가 가능하여 중적외선 감지 소자로 이용되고 있다. 하지만 InSb는 밴드 갭이 매우 작기 때문에, 소자 제작시 누설전류에 의한 소자 특성의 저하가 문제시 되고 있다. 또한 다른 화합물 반도체에 비해 녹는점이 낮고, 휘발성이 강한 5족 원소인 Sb의 승화로 기판의 화학양론적 조성비(stoichiometry)가 변하기 쉬워, 계면특성 저하의 원인이 된다. 따라서 우수한 특성을 가지는 적외선 소자의 구현을 위해서, 저온에서 계면 특성이 우수한 고품질의 절연막 증착 연구가 필수적이다. 본 연구에서는 InSb 기판 위에 $SiO_2$, $Si_3N_4$의 절연막 형성시 증착온도의 변화에 따른 계면 트랩 밀도를 분석하였다. $SiO_2$, $Si_3N_4$ 절연막은 플라즈마 화학 기상 증착법(PECVD)을 이용하여 n형 InSb 기판 위에 증착하였으며, 증착온도를 $120^{\circ}C$부터 $240^{\circ}C$까지 변화시켰다. Metal oxide semiconductor(MOS) 구조 제작을 통하여, 커패시턴스-전압(C-V)분석을 진행하였으며, 절연막과 InSb 사이의 계면 트랩 밀도를 Terman method를 이용하여 계산하였다[1]. 또한, $SiO_2$와 $Si_3N_4$의 XPS 분석과 TOF-SIMS 분석을 통하여 계면 트랩 밀도의 원인을 밝혀 보았다. $120{\sim}240^{\circ}C$ 온도 범위에서 계면 트랩 밀도는 $Si_3N_4$의 경우 $2.4{\sim}4.9{\times}10^{12}cm^{-2}eV^{-1}$, $SiO_2$의 경우 $7.1{\sim}7.3{\times}10^{11}cm^{-2}eV^{-1}$ 값을 나타냈고, 두 절연막 모두 증착 온도가 증가할수록 계면 트랩 밀도가 증가하는 경향을 보였다. 그러나 모든 샘플에서 $Si_3N_4$의 경우, flat band voltage가 음의 전압으로 이동한 반면, $SiO_2$의 경우, 양의 전압으로 이동하는 것을 확인할 수 있었다. 계면 트랩 밀도 증가의 원인을 확인하기 위해서, oxide를 $120^{\circ}C$, $240^{\circ}C$에서 증착시킨 샘플을 XPS 분석을 통하여 깊이에 따른 성분분석을 하였고, 그 결과, $240^{\circ}C$에서 증착된 샘플에서 계면에서 $In_2O_3$와 $Sb_2O_3$ 피크의 증가를 확인하였다. 이는 계면에서 oxide양이 증가함을 의미하며, 이렇게 생성된 oxide는 계면 트랩으로 작용하므로, 계면 특성을 저하시키는 원인으로 작용함을 알 수 있었다. Nitride 절연막을 증착시킨 샘플은 TOF-SIMS 분석을 통해, 계면에서의 성분 분석을 하였고, 그 결과, $240^{\circ}C$에서 증착된 샘플에서 In-N, Sb-N, Si-N 결합의 감소를 확인하였다. 이렇게 분해된 결합들의 dangling 결합이 늘어 계면 트랩으로 작용하므로, 계면 특성을 저하시키는 원인으로 작용함을 알 수 있었다. 최종적으로, 소자특성을 확인 하기 위하여 계면 트랩 밀도가 가장 낮게 측정된 $200^{\circ}C$ 조건에서 $SiO_2$ 절연막을 증착하여 InSb 적외선 소자를 제작하였다. 전류-전압(I-V) 분석 결과 -0.1 V에서 16 nA의 누설 전류 값을 보였으며, $2.6{\times}10^3{\Omega}cm^2$의 RoA(zero bias resistance area)를 얻을 수 있었다. 절연막 증착조건의 최적화를 통하여, InSb 적외선 소자의 특성이 개선됨을 확인할 수 있었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2006.11a
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• pp.81-82
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• 2006

SOI(Silicon-On-Insulator) MOSFET의 전기적 특성에 미치는 게이트 산화막과 계면준위 밀도의 관계를 조사하였다. 결함이 발생하지 않는 얕은 소스/드레인 접합을 형성하기 위하여 급속열처리를 이용한 고상확산방법으로 제작한 SOI MOSFET 소자는 급속열처리 과정에서 계면준위가 증가하여 소자의 특성이 열화된다. 이를 개선하기 위하여 $H_2/N_2$ 분위기에서 후속 열처리 공정을 함으로써 소자의 특성이 향상됨을 볼 수 있었다. 이와같이 급속열처리 공정과 $H_2/H_2$ 분위기에서의 후속 열처리 공정이 소자 특성에 미치는 영향을 분석하기 위하여 소자 시뮬레이션을 이용하여 게이트 산화막과 채널 사이의 계면준위 밀도를 분석하였다. 그 결과, n-MOSFET의 경우에는 acceptor-type trap, p-MOSFET의 경우에는 donor-type trap density가 소자특성에 큰 영향을 미치는 것을 확인하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2011.05a
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• pp.51-52
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• 2011

본 연구에서는 전해 구리도금막과 SiN 피복층 사이의 힐락 (Hillock) 및 보이드 (Void) 결함에 미치는 전해 구리도금 공정 및 CVD SiN 피복층 증착 전 NH3 플라즈마 처리 효과에 대해 연구하였다. SiN 피복층 증착전 NH3 플라즈마 효과를 정량화하기 위해 실험계획법을 이용해 NH3 플라즈마 공정 인자가 힐락 결함의 밀도에 미치는 영향에 대해 고찰하였다. 실험결과, 힐락 결함의 밀도는 NH3 플라즈마 인가 시간에 비례한다는 것을 알았다. 보이드 결함의 경우, 구리 씨앗층 및 NH3 플라즈마 조건의 최적화를 통해 구리 씨앗층의 표면 조도를 최소화할 경우 보이드 결함이 최소화된다는 것을 알 수 있었다. 이는 구리 씨앗층의 표면 조도를 최소화함에 따라 전해 구리도금막의 결정립 크기가 커져 결정립 계면에 존재하는 불순물 양이 줄어들었기 때문인 것으로 사료된다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2009.11a
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• pp.24.2-24.2
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• 2009

Indium Antimonide(InSb)는 $3{\sim}5\;{\mu}m$대 적외선 감지영역에서 기존 HgCdTe(MCT)를 대체할 물질로 각광받고 있다. 1970년대부터군사적 용도로 미국, 이스라엘 등 일부 선진국에서 연구되기 시작했으며,이온주입, MOCVD, MBE 등 다양한 공정을 통해 제작되어 왔다. InSb 적외선 감지소자는 $3{\sim}5{\mu}m$대에서 HgCdTe와 성능은 대등한데 반해, 기판의 대면적화와 저렴한 가격, 우주공간 및 야전에서 소자 동작의안정성 등으로 InSb적외선 감지기는 냉각형 고성능 적외선 감지영역에서 HgCdTe를 대체해 가고 있다. 하지만 InSb는 77 K에서 0.225eV의 작은 밴드갭을 갖고 있기 때문에 누설전류로 인한 성능저하가 고질적인문제로 대두되었고, 이를 해결하기 위한 고품질 절연막 연구가 InSb적외선 수광 소자 연구의 주요이슈 중 하나가 되어왔다. 그 동안 PECVD, photo-CVD, anodic oxidation 등의 공정을 이용하여 $SiO_2$, $Si_3N_4$, 양극산화막(anodic oxide) 등 다양한 절연막에 대한 연구가 진행되었고[1,2], 절연막과 반도체 사이 계면에서의 열확산을 억제하여 계면트랩밀도를 최소화하기 위한 공정개발이 이루어졌다[3]. 하지만 InSb 적외선 감지기술은 국방 및 우주개발의 핵심기술중 하나로 그 기술의 이전이 엄격히 통제되고 있으며, 현재도 미국과 이스라엘, 일본, 영국 등 일부 선진국 만이 기술을 확보하고 있고, 국내의 경우 연구가 매우 취약한 실정이다. 따라서 본 연구에서는 InSb 적외선 감지기의 암전류를 제어하기 위한 낮은 계면트랩밀도를 갖는 절연막 증착 공정을 찾고자 하였다. 본 연구에서는 n형 (100) InSb 기판 ($n=0.2{\sim}0.85{\times}10^{15}cm^{-3}$ @ 77K)에 PECVD를 이용하여 $SiO_2$, $Si_3N_4$ 등을 증착하고 절연막으로서 이들의 특성을 비교 분석하였다. $SiO_2$는 160, 200, $240^{\circ}C$에서 $Si_3N_4$는 200, $300^{\circ}C$에서 증착하였다. Atomic Force Microscopy(AFM) 사진으로 확인한 결과, 모든 샘플에서표면거칠기가 ~2 nm의 평탄한 박막을 얻을 수 있었다. Capacitance-Voltage 측정(77K)을 통해 절연막 특성을 평가하였다. $SiO_2$와 $Si_3N_4$ 모두에서 온도가 증가할수록 벌크트랩밀도가 감소하는 경향을 볼 수 있었는데, 이는 고온에서 증착할 수록 박막 내의 결함이 감소했음을 의미한다. 반면계면트랩밀도는 온도가 증가함에 따라, 1011 eV-1cm-2 대에서 $10^{12}eV^{-1}cm^{-2}$ 대로 증가하였는데, 이는 고온에서 증착할 수 록 InSb 표면에서의 결함은 증가하였음을의미한다. 암전류에 큰 영향을 주는 것은 계면트랩밀도 이므로, $SiO_2$와 $Si_3N_4$ 모두 $200^{\circ}C$이하의 저온에서 증착시켜야 함을 확인할 수 있었다.

• Journal of IKEEE
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• v.18 no.4
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• pp.447-455
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• 2014

In this research, n-based 4H-MOS Capacitor was fabricated with PECVD (plasma enhanced chemical vapor deposition) process for improving SiC/$SiO_2$ interface properties known as main problem of 4H-SiC MOSFET. To overcome the problems of dry oxidation process such as lower growth rate, high interface trap density and low critical electric field of $SiO_2$, PECVD and NO annealing processes are used to MOS Capacitor fabrication. After fabrication, MOS Capacitor's interface properties were measured and evaluated by hi-lo C-V measure, I-V measure and SIMS. As a result of comparing the interface properties with the dry oxidation case, improved interface and oxide properties such as 20% reduced flatband voltage shift, 25% reduced effective oxide charge density, increased oxide breakdown field of 8MV/cm and best effective barrier height of 1.57eV, 69.05% reduced interface trap density in the range of 0.375~0.495eV under the conduction band are observed.

• ETRI Journal
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• v.11 no.3
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• pp.11-22
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• 1989

Stress에 잘 견딜 수 있는 metal-oxide-semiconductor field effect transistor(MOSFET)의 매우 얇고(10mm 이하) 고신뢰성을 갖는 게이트 절연막을 개발하기 위해서 급속열처리법을 이용하여 제조한 재산화질화산화막의 특성에 관하여 연구하였다. AES 분석에 의하여 8nm 두께의 초기산화막을 질화시킬 때 산화막의 계면이 우선적으로 질화가 일어났으며, 질화된 막을 재산화시킬 때 표면과 계면의 [N]가 감소하였다. 또한 재산화시킬 경우 두께가 약간 증가함을 보였으며, 질화가 강하게 될수록 두께 증가는 크지 않았다. 전기적 특성으로써 I-V 특성과 고주파(1MHz) C-V 특성, 정전류 stress 후의 고주파 C-V 특성 변화 들을 조사한 결과 $950^{\circ}C$ 60초 동안 질화시킨 재산화질화산화막($ONO_L막$) 은 정전류 stress에 대하여 flat band 전압 변화에 계면 상태 밀도(interface state density)변화가 적고, 절연파괴전압(breakdown voltage)특성 등이 우수하게 나타났다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.12
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• pp.2899-2904
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• 2015

This paper introduces about the effect on $I_{DS}-V_{GS}$ characteristic of transistor that interface trap charge is created by damage due to heat in a 3D sequential inverter. A interface trap charge distribution in oxide layer in a 3D sequential inverter is extracted using two-dimensional device simulator. The variation of threshold voltage of top transistor according to the gate voltage variation of bottom transistor is also described in terms of Inter Layer Dielectric (ILD) length of 3D sequential inverter, considering the extracted interface trap charge distribution. The extracted interface trap density distribution shows that the bottom $HfO_2$ layer and both the bottom and top $SiO_2$ layer were relatively more affected by heat than the top $HfO_2$ layer with latest process. The threshold voltage variations of the shorter length of ILD in 3D sequential inverter under 50nm is higher than those over 50nm. The $V_{th}$ variation considering the interface trap charge distribution changes less than that excluding it.